中北大学
试题答案及评分标准
硬件描述语言及器件课程
（课程名称须与教学任务书相同）
20xx/20xx 学年第一学期
试题类别 A
拟题日期拟题教师
课程编号教师编号
使用班级
备注：试题答案要求按指定规格计算机打印，并将其文本与电子稿一并上交：
①校级考试课程交评估与考试中心命题科；
②院级考试课程交院教务科。
20xx/20xx 学年第一学期末考试试题答案及评分标准
（A卷）
硬件描述语言及器件
使用班级： xxxx
一、填空题（20分,每空格1分）
1、VHDL语言中标识符通常分为短标识符，扩展标识符两种。
2、VHDL对象包含常量，信号，变量，文件 4个基本数据类型。
3、VHDL语言中，数据类型常量说明的一般格式为： CONSTANT常数名：数据类型:＝表达式；。
4、VHDL中位矢量类型表达为 bit ，位向量类型表达为 bit_vector() 。
5、VHDL语言有类型标记法，函数转换法，常数转换法 3种不同类型的数据变换方法。
6、VHDL中，设D0为“1001”, D1为'0', D2为“0110”。D0 & D1的运算结果是“10010”，D0 & D2的运算结果是“10010110”。
7、VHDL语言中包括四种运算操作符，分别是逻辑运算符，算术运算符，关系运算符，和并置运算符。
8、为了启动进程，VHDL语言中必须包含一个显示的敏感信号量表或者包含一个wait语句。
二、判断对错并给出判断依据（20分，每小题5分，判断对错2分，给出正确判断依据3分）
1、进程之间的通信可以通过变量传递来实现。（×）
进程之间的通信需通过信号传递实现。
2、VHDL语言的高速性体现在其进程之内的带入语句都是并行执行的。（×）
进程之内的带入语句是顺序执行的。
3、语句y <= a when s=”00” else
b when s=”01” else
c when s=”10” else
d;
中，s=”00”条件的优先级最高（√）
4、com1：u1 PORT MAP（a => n1，b => n2，c => m）；语句中采用了位置映射的信号端口映射方式。（×）
采用的是名称映射方式
三、判断题（10分）
use ieee.std_logic_1164.all；
use ieee.std_logic_arith.all；
use ieee.std_logic_unsigned.all；
以上库和程序包声明是否完整？否，如果不完整请添加library ieee；
entity rom is
port(
addr: in std_logic；
ce: in std_logic；
data:out std_logic_vector(7 to 0)
)；
end rom；
以上实体定义有无错误？有，有的话请改正原语句 std_logic_vector(0 to 7)或std_logic_vector(7 downto 0)
begin
process（ce,addr）
begin √
if ce='0' × then case addr is
when ‘0’=>
data<="10001001"；
when others=>
data<="10011000"；
elseif × elsif data<="00000000"；
end if×；
end behave；× end process；
以上architecture中划线各行有无错误？请在相应行划线位置判断并改正。
四、编程题（共50分）
1、请补全以下2-4译码器VHDL程序实体及结构体部分（本题10分）entity de2_4 is
port ( sel : in std_logic_vector(1 downto 0); input : in std_logic;
a,b,c,d : out std_logic
);
end de2_4;
architecture behavioral of de2_4 is
begin
process ( sel,input )
begin
if sel = “00” then
a <= input;
elsif sel = “01” then
b <= input;
elsif sel = “10” then
c <= input;
else
d <= input;
end if;
end process;
end Behavioral;
组合逻辑电路实验（一）实验报告 一．实验名称：3-8译码器设计 二．实验目的 1.掌握ISE 开发工具的使用，掌握FPGA 开发的基本步骤； 2.掌握组合逻辑电路设计的一般方法； 3.掌握程序下载方法，了解UCF 文件的格式； 4.初步了解开发板资源，掌握开发板使用方法。重点了解滑动开关和LED 显示灯的使用方法。 三．实验内容 1.用VHDL 实现3-8译码器模块 译码器电路如图2-1所示。其功能如表2-1所示。试用VHDL 实现该译码器，并在开发板上进行检验。 表2-1 译码器功能表 EN A B C Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 1 3-8 译码器 A B C EN Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 图2-1 3-8译码器
0 1 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 2.将程序下载到FPGA并进行检验 （1）资源使用要求：用滑动开关SW3~SW1作为输入A，B，C；滑动开关SW0控制EN；8个LED灯表示8个输出。 （2）检验方法：当SW0处于ON（EN=1）位置时，所有LED灯灭；当SW0处于OFF（EN=0），反映当前输入的译码输出在LED灯上显示，即当输入为000（滑动开关SW3-SW1处于OFF状态），LED0亮，其它灯灭，等等。 四．实验步骤 1.启动ISE，新建工程文件，编写3-8译码器的VHDL模块； 2.新建UCF文件，输入位置约束； 3.完成综合、实现，生成下载文件； 4.连接开发板USB下载线，开启开发板电源； 5.下载到FPGA； 6.拨动开关，验证结果是否正确。 五．主要vhdl代码 architecture Behavioral of coder_38 is --3-8译码器行为级描述signal x:STD_LOGIC_VECTOR (2 downto 0); begin x <= A&B&C;
深圳大学中国语言文学一级学科硕士研究生培养方案 一、培养目标 （一）掌握马克思主义基本理论，坚持党的基本路线，热爱祖国；遵纪守法，具有良好道德修养，积极为社会主义现代化建设服务。 （二）掌握本学科坚实的基础理论和系统的专业知识，具有较宽的知识面；掌握一门外国语，能熟练地运用外语阅读本专业的文献资料，具有中外互译、撰写外文论文摘要和一定的听说能力；具有从事科学研究、教学工作，或独立承担专门技术工作的能力。 （三）培养大中学校教学科研人员，以及新闻采写、编辑出版、高级文秘、文物展览、古籍整理、行政管理、企业策划以及文学创作等方面的专门人才。 二、培养方向
三、学习年限 本学科学制三年。研究生应该在规定的学制年限内完成培养方案要求的课程和学位论文，修满学分，按期毕业。经研究生本人申请、学院同意、研究生院（筹）批准，可延长学习年限，但学习年限最长不超过五年。研究生在完成培养方案要求的前提下，可以申请提前半年或一年毕业，但在学年限不得低于2年。 硕士研究生课程学习与学位（毕业）论文的时间比例一般为1：1。 四、培养方式 （一）实行导师负责制，与指导小组集体培养相结合，课程学习和科学研究相结合。 （二）研究生应完成个人培养计划所列的课程学习任务，承担导师安排的科研工作，完成学位论文。 （三）研究生在课程学习结束后进行中期考核，中期考核参照《深圳大学硕士研究生中期考核筛选办法》执行。 （四）跨学科、专业或以同等学力录取的研究生原则上应补修本学科、专业本科的主干课程，由导师在制定个人培养计划时予以确定。 五、个人培养计划 第一学期结束前，指导教师与所指导研究生根据培养方案要求，共同拟订并提交研究生个人培养计划。个人培养计划纸质文档由学院保存，电子文档上传至研究生院（筹）。
《创新实验》实验报告 —基于VHDL的编程和硬件实现
一、实验目的 1.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 2.掌握软件Xilinx ISE 10.1的使用； 3.熟悉SDZ-6电子技术实验箱的使用； 4.了解节拍脉冲发生器等基本电路的实现； 5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。 二、实验内容 1.Xilinx ISE 10.1软件的使用； 2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现 三、实验器材 1、PC机 2、SDZ-6电子技术实验箱 3、正负5V电源 4、I/O接口线 四、软件的使用 在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。 安装完成之后就可以使用这个软件编写相应的VHDL的程序。 1.新建工程 File—>New Project 弹出下面的对话框 输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。
以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个VHDL的源文件。 在上图中，右击工程选择New Source ，弹出如下对话框。
在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。 该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。 3.编写和编译代码 将事先编好的代码复制到源文件里，然后保存文件。 选中左边的文件名，在窗体的左边出现如下编辑文档内容。
2010FM85.0深圳大学广播电台报名名单2010年10月17日技术部制 负责人序 号 姓名专业年级 走读 (√） 面试时间备注 1 李威2010级生科10月18日19:00 2 许清如2010级英语10月18日19:00 3 贺玉琴2010级级信工10月18日19:00 4 沈嘉宁2010级文学院10月18日19:00 5 温晓君大三工商管理10月18日19:00 6 王苏蓉09传播新闻专业10月18日19:00 7 袁路明2010级文学院10月18日19:00 8 由懿琨2010级对外汉语10月18日19:00 9 乔芳琳2010级中国哲学10月18日19:00 10 邓惠文2010级电子科学10月18日19:00 11 韦璐研一传播学10月18日19:00 12 李文舒传播学院10月18日19:00 13 李雪芹2010级临床医学10月18日19:00 14 魏乐乐08级经济学院10月18日19:00 15 黄雅琼2010级日语系10月18日19:00 16 瞿璇2010届计算机10月18日19:00 17 温紫华2010级计算机10月18日19:00 18 王斐大二经济10月18日19:00 19 邹微2010级英语系10月18日19:00 20 钟萍2010级法律10月18日19:00 21 李珺2010级社会工作10月18日19:00 22 何金蔚2010级法学10月18日19:00 23 冯佳华大二经济学院10月18日19:00 24 王继伟2010级法学专业10月18日19:00 25 李芮2010英语10月18日19:00 26 陈燕璇2010级传播10月18日19:00 27 林原伊2010级师范10月18日19:00 28 郑志坚经济学院大二10月18日19:00 29 王嘉敏大二物理10月18日19:00 30 彭海青2010级计算机10月18日19:00 31 张曼玲09届新闻专业10月18日19:00 32 何邹文睿文学院大一10月18日19:00 33 崔悦欣文学院大一10月18日19:00 34 丘碧仪经济学院10月18日19:00 35 郑丽玲管理学院大一10月18日19:00 36 郑慧敏2010级传播10月18日19:00 37 马蓝虹10级文学院10月18日19:00 38 王震超生物科学10月18日19:00 39 尚冰玉英语大二10月18日19:00 40 郭济宇10级播音主持10月18日19:00 41 柴诚10播音主持10月18日19:00 42 唐嘉蔚大一传播学院10月18日19:00
专科《硬件描述语言和数字系统设计》 一、（共36题,共150分） 1. reg类型的数组通常用于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分） A.1024 B.16 C.16384 D.1040 .标准答案：B 2. 下列关于同步有限状态机的描述错误的是（）（2分） A.状态变化只能发生在同一个时钟跳变沿； B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。 C.在时钟上升沿，根据输入信号的变化，确定电路状态 D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统 .标准答案：B 3. 关于如下描述，正确的说法是( ) （2分） A.这种描述是错误的 B.该电路不可综合 C.该电路不可综合，但生成的不是纯组合逻辑 D.以上说法都不对 .标准答案：D 4. 下列关于流水线的描述错误的是( ) （2分） A.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法； B.设计流水线目的是提高数据吞吐率 C.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率 D.增加流水线长度可以节省更多延迟，流水线越长，首次延迟越大，系统频率就会降低。 .标准答案：D 5. 以下关于Top-Down的设计方法不正确的描述是( ) （2分） A.Top-Down的设计方法首先从系统设计入手； B.Top-Down设计中的系统总体仿真与所选工艺有关 C.Top-Down的设计方法从顶层进行功能划分和结构设计 D.自顶向下的设计方法可以早期发现结构上的错误 .标准答案：B 6. 在verilog中，下列哪些操作一定是单bit？（）（2分） A.== B.^ C.> D.&& .标准答案：A,B,C,D 7. 下面哪些是verilog的关键字（）（2分） A.input B.assign C.write D.module .标准答案：A,B,D 8. 全球主要的FPGA厂家有（）（2分） A.Xilinx B.Altera C.Broadcom https://www.doczj.com/doc/f016102161.html,ttice .标准答案：A,B,D 9. 大规模数字逻辑设计原则，正确的说法有（）（2分） A.异步设计原则 B.组合时序电路分开原则 C.面向RTL的原则 D.先电路后代码的原则 .标准答案：B,C 10. 下面有关SRAM,DRAM的叙述，正确的有（）（2分） A.DRAM存储单元的结构比SRAM简单 B.DRAM比SRAM成本高 C.DRAM比SRAM速度快 D.DRAM要刷新，SRAM不刷新 .标准答案：A,D 11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。（10分）标准答案：非阻塞（non-blocking)赋值语句(b
硬件描述语言HDL的现状与发展 摘要：从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内EDA基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。 关键词：ASIC 硬件描述语言HDL Verilog HDL VHDL SystemC Superlog 芯片系统SoC 引言 硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。 目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。 硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE 标准。 现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C++等等。究竟选择哪种语言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为EDA设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。 1 目前HDL发展状况 目前，硬件描述语言可谓是百花齐放，有VHDL、Superlog、Verilog、SystemC、Cynlib C++、C Level等等。虽然各种语言各有所长，但业界对到底使用哪一种语言进行设计，却莫衷一是，难有定论。 而比较一致的意见是，HDL和C/C++语言在设计流程中实现级和系统级都具有各自的用武之地。问题出现在系统级和实现级相连接的地方：什么时候将使用中的一种语言停下来，而开始使用另外一种语言？或者干脆就直接使用一种语言？现在看来得出结论仍为时过早。 在2001年举行的国际HDL会议上，与会者就使用何种设计语言展开了生动、激烈的辩论。最后，与会者投票表决：如果要启动一个芯片设计项目，他们愿意选择哪种方案?结果，仅有2
深圳大学高水平科研成果（人文社会科学类）奖励办 法 来源：作者： 第一章总则 第一条为进一步激发科研动力，提升研究质量，扩大学术影响，根据教育部《关于深入推进高等学校哲学社会科学繁荣发展的意见》和《关于进一步改进高等学校哲学社会科学研究评价的意见》等文件精神，结合当前学校科研工作实际和学校发展目标，制订本奖励办法。 第二条人文社会科学高水平科研成果奖励的类别： （一）政府奖后奖 （二）学术创新奖 （三）咨政服务贡献奖 第三条人文社会科学高水平科研成果奖励的范围：我校在岗（含签约在岗）教师和离退休人员，以深圳大学为署名单位的人文社科类研究成果。 第四条人文社会科学高水平科研成果奖励的原则： （一）反对学术泡沫，以质量和贡献为导向 （二）公开、公正、简约、高效 （三）基础理论研究与应用对策研究并重，学术创新与社会服务并重 第五条人文社会科学高水平科研成果奖励的确定方式：坚持同行评价和社会评价相协调、过程评价与结果评价相衔接、当前评价和长远评价相补充的理念，根据不同情况采用认定和评定两种方式。 第二章政府奖后奖 第六条政府奖后奖是指学术成果(包括文艺作品)获得由国家行政权力机构颁发且奖励证书有国徽章的各级政府奖励后，学校按一定比例给予的追加奖励。
第七条奖励标准 （一）我校为第一署名单位的，按以下比例奖励： 1．获得教育部高等学校科学研究优秀成果奖（人文社会科学）、全国教育科学研究优秀成果奖、中宣部精神文明建设“五个一工程”奖，学校按400%奖励，最高50万元。 2．获得广东省哲学社会科学优秀成果奖或其他省部级科研成果奖，学校按200%奖励，最高25万元。 3．获得吴玉章人文社会科学奖、王力语言学奖、钱端升法学研究成果奖、孙冶方经济学科奖、安子介国际贸易研究奖，学校按200%奖励，最高25万元。 （二）我校为第二、第三署名单位的，按以下比例奖励： 1．我校为第二署名单位的，按第一署名单位奖励额度的30%奖励。 2．我校为第三署名单位的，按第一署名单位奖励额度的10%奖励。 （三）我校为第一署名单位的成果，如果获得其他省部级的政府科学成果奖且没有奖金的，由我校奖励1万元。 第八条奖励程序 1．政府奖后奖每年认定一次，申报人提出申请，所在单位核实，科研管理部门审核、公示，公示无异议后提请校学术委员会文科分委员会审定。 2．同一科研成果获两种或两种以上奖励的，学校只奖励一次（取最高）。 第三章学术创新奖 第九条学术创新奖是对我校教师作为第一作者发表的具有标志性、创新性和重大影响的学术论文、著作、文艺作品等优秀成果的奖励。 第十条学术创新奖分特等奖、一等奖、二等奖和三等奖4个等级，奖励额度分别为6万元、3万元、1万元和0.5万元。 第十一条学术论文的奖励 （一）认定范围
2008/2009 学年第一学期末考试试题答案及评分标准 （B卷） 硬件描述语言及器件 使用班级：06060241/06060242 一、填空题（30分,每空格1分） 1、试举出两种可编程逻辑器件 CPLD 、 FPGA 。 2、VHDL程序的基本结构至少应包括实体、结构体两部分和对 库的引用声明。 3、1_Digital标识符合法吗？否， \12 @ +\ 呢？合法。 4、在VHDL的常用对象中，信号、变量可以被多次赋予不同的值， 常量只能在定义时赋值。 5、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。 6、VHDL语言中std_logic类型取值‘Z’表示高阻，取值‘X’表示不确定。 7、整型对象的范围约束通常用 range 关键词，位矢量用 downto/to 关键词。 8、位类型的初始化采用（字符/字符串）字符、位矢量用字符串。 9、进程必须位于结构体内部，变量必须定义于进程/包/子程序内部。 10、并置运算符 & 的功能是把多个位或位向量合并为一个位向量。 11、进程执行的机制是敏感信号发生跳变。 12、判断CLK信号上升沿到达的语句是 if clk’event and clk = ‘1’ then . 13、 IF 语句各条件间具有不同的优先级。
14、任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时， 其状态才发生改变。 15、 Moore 状态机输出只依赖于器件的当前状态，与输入信号无关。 二、判断对错并改正（12分，每小题3分） 1、CONSTANT T2：std_logic <= ’0’; （错）改正：把<= 换为:= 。 2、若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。 （错）改正：把‘0’的单引号去掉。 3、在结构体中定义一个全局变量（V ARIABLES），可以在所有进程中使用。 （错）改正：“变量（V ARIABLES）”改为“信号”。 4、语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机变量wr， 可以直接对wr赋值。 （错）改正：语句 type wr is (wr0,wr1,wr2,wr3,wr4,wr5); 定义了一个状态机类型wr，需要定义一个该类型的对象，才可以对该对象赋值。 三、简答（8分，每小题4分） 1、简述如何利用计数器精确控制时序。 ?只要知道晶振频率f，即可知道周期T＝1/f； ?使用一个计数器，可以通过计数值n，精确知道当计数值为n时消耗的时间t＝nT； ?上例中以n为控制条件，可以控制其它信号在某时刻变高，某时刻变低，从而产生精 确时序； 例如：
数字电子技术基础 实验报告 题目：实验四基于Quartus II的硬件描述语言电路 设计 小组成员： 小组成员：
一、实验四基于Quartus II的硬件描述语言电路设 计 一、实验目的 1)学习并掌握硬件描述语言VHDL；熟悉门电路的逻辑功能，并用硬件描述语言 实现门电路的设计。 2)熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 3)熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 4)熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。 二、实验要求 要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。 要求2：参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-E的七段码译码器。1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。 要求3：参考“参考内容3”中给出的四位二进制计数器的源程序，编写一个计数器实现0-E计数。用QuartusII波形仿真验证； 要求4：参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。下载到DE0开发板验证。（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。电路框图如下：
要求5：利用已经实现的VHDL模块文件，顶层文件采用原理图设计方法，实现0-E计数自动循环显示，频率1Hz和10Hz可以切换。（提示：如何将VHDL模块文件在顶层原理图文件中引用，参考参考内容5） 三、实验设备 （1）电脑一台； （2）数字电路实验箱； （3）数据线一根。 四、实验原理 1.VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 2.VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 3.VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。 4.VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。
1.assign always initial区别 always过程反复执行其中的块语句，而initial过程语句只执行一次。 assign声明用于描述组合逻辑。在always语句中，“=”表示阻塞赋值，<=表示非阻塞赋值 Assign语句应该在always语句外部使用，而且是并行计算值。在组合逻辑中使用阻塞式赋值，而在时序逻辑中需要使用非阻塞式赋值。initial语句在模拟开始时执行体内的语句， 2.触发器,锁存器,寄存器区别 触发器：包括锁存器和寄存器。锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据.优点是占触发器资源少，缺点是容易产生毛刺。在FPGA中用的很少，因为FPGA中触发器的资源非常丰富。寄存器：边沿触发的存储单元，在上升或下降沿数据变化，一个周期里只能变化一次。 3.测试程序的作用: 测试程序是用于测试其他待测试模块的硬件描述语言模块。此程序包含了向待测试模块提供输入的语句，已测试是否产生了理想的正确输出。输入和期待的输出模式成为测试向量。 4时序图定义: 答：时序图是显示了缓冲器的一个输入改变和随后输出的改变所产生的延迟的图，她描绘了输入改变时缓冲器电路的瞬间响应。 5.两种时序电路，(怎么样判断同步时序电路) 同步时序电路：如果一个由多个元件连接构成电路是同步时序电路，需满足：每一个电路元件是寄存器或组合电路,至少有一个电路元件是寄存器 所有寄存器接收同一个时钟信号,每一个环路至少包含一个寄存器 非同步时序电路称为异步电路。 6.什么是组合电路（组合电路的判断条件），什么是时序电路 答：组合电路的输出仅仅取决输入的值。时序电路的输出取决于当前的输入值和之前的输入值。组合电路没有记忆，时序电路是有记忆的。 如果一个电路由互相连接的电路组件构成，在满足以下条件时，它就是组合电路。 一，每一个电路组件本身都是组合电路 二，每一个电路节点或者是一个电路的输入，或者仅仅连接到一个电路组件的一个输出端口。 三，电路不能包含回路：进过电路的每条路径最多只能经过每个电路一次。 7.MIPS体系结构设计的四个准备/指令格式设计原则4条： 简单设计有助于规整化 加快常见功能 越小的设计越快 好的设计需要好的折中
《深圳大学科研奖励办法(人文社会科学类)》最新版
深大〔2015〕248号 关于印发《深圳大学科研奖励办法 （人文社会科学类）》的通知 全校各单位： 现将《深圳大学科研奖励办法（人文社会科学类）》印发给你们，请遵照执行。 特此通知。 深圳大学 2015年11月30日
深圳大学科研奖励办法（人文社会科学类）（2015年10月23日校长办公会议通过） 第一章总则 第一条为进一步激发科研动力，提升研究质量，扩大学术影响，根据教育部《关于深入推进高等学校哲学社会科学繁荣发展的意见》和《关于进一步改进高等学校哲学社会科学研究评价的意见》等文件精神，结合学校科研工作实际和发展目标要求，制订本办法。 第二条人文社会科学科研奖励的类别： （一）重大成果奖； （二）学术创新奖； （三）咨政服务贡献奖； （四）高层次项目及科研平台建设奖。 第三条人文社会科学科研奖励的范围：我校在岗（含签约在岗）教师、离退休人员、博士后以及在校学生，以深圳大学为完成单位的人文社科类研究成果、项目等。 第四条人文社会科学科研奖励的原则： （一）反对学术泡沫，以质量和贡献为导向； （二）公开、公正、简约、高效； （三）基础理论研究与应用对策研究并重，学术创新与社会服务并重。
第二章重大成果奖 第五条重大成果奖是对获得国家及省部级奖励的人文社科优秀成果奖实行的追加奖励。重大成果奖分为政府奖后奖和社会公认的国家级协会奖后奖。 政府奖是指学术成果(包括文艺作品)获得由国家行政权力机构颁发且奖励证书有国徽章的各级政府奖励，社会公认的国家级协会奖是指由全国性专业协会组织颁发的有国徽章的奖励。 第六条第一完成单位为深圳大学且第一完成人为深圳大学教师的科学研究成果奖奖励标准如下： 奖励类别奖励等级奖励额度（万元） 高等学校科学研究优秀成果奖（人文社会科学）一等奖20 二等奖15 三等奖10 人文社会科学突出贡献奖（教育部社 会科学委员会委员、广东省优秀社会 科学家等） 15 广东省人文社会科学优秀成果奖或其他省部级科研成果奖（含吴玉章人文社会科学奖、王力语言学奖、钱端升法学研究成果奖、孙冶方经济学科奖、安子介国际贸易研究奖）一等奖10 二等奖 5 三等奖 3
汉语言文学考研学校参考及考试方向介绍汉语言文学 主要课程：语言学概论、古代汉语、现代汉语、文学概论、中国古代文学史、中国现代文学史、马克思主义文论、比较文学、中国古典文献学、外国文学史、民间文学、汉语史、语言学史等。 主干学科：中国语言文学。 学制：四年。 授予学位：文学学士。 相近专业：广播电视新闻学、编辑出版学。 分布院校： 【北京市】北京大学、清华大学、中国人民大学、北京师范大学、中央民族大学、中国人民公安大学、北京联合大学、北京第二外国语学院 【天津市】南开大学、天津大学、天津师范大学 【河北省】河北大学、河北师范大学、河北建筑科技学院、燕山大学、河北职业技术师范学院 【山西省】山西大学、山西师范大学、雁北师范学院、太原师范学院 【内蒙古自治区】内蒙古大学、内蒙古师范大学、内蒙古民族师范学院 【辽宁省】大连理工大学、辽宁大学、东北财经大学、大连大学、沈阳大学、辽宁师范大学、沈阳师范学院、鞍山师范学院、锦州师范学院 【吉林省】吉林大学、延边大学、东北师范大学、长春光学精密机械学院、长春大学、北华大学、长春师范学院、四平师范学院、通化师范学院 【黑龙江省】黑龙江大学、哈尔滨师范大学、齐齐哈尔大学、牡丹江师范学院、佳木斯大学、哈尔滨学院 【上海市】复旦大学、华东师范大学、上海大学、上海师范大学 【江苏省】苏州大学、中国矿业大学、南京师范大学、扬州大学、南京林业大学、徐州师范大学、淮海工学院、苏州铁道师范学院、江南学院、淮阴师范学院、盐城工学院、嘉兴学院 【浙江省】浙江大学、浙江师范大学、宁波大学、浙江海洋学院、杭州师范学院、温州师范学院、绍兴文理学院 【安徽省】安徽大学、安徽师范大学、安庆师范学院、淮北煤炭师范学院、阜阳师范学院、皖西学院、淮南师范学院 【福建省】厦门大学、华侨大学、福建师范大学、集美大学、漳州师范学院【江西省】南昌大学、江西师范大学、南昌职业技术师范学院、赣南师范学院【山东省】山东大学、青岛海洋大学、山东师范大学、曲阜师范大学、烟台大学、青岛大学、烟台师范学院、聊城师范学院、淄博学院 【河南省】河南大学、郑州大学、河南师范大学、信阳师范学院 【湖北省】武汉大学、华中科技大学、湖北大学、华中师范大学、湖北师范学院、湖北民族学院、中南民族学院、三峡大学、襄樊学院 【湖南省】中南大学、湖南师范大学、湘潭大学、吉首大学、长沙电力学院、湘潭师范学院
课程名称：FPGA与硬件描述语言 课程编码：7002301 课程学分：2学分 课程学时：32学时 适应专业：电子信息工程、电子信息工程（理工科实验班） 《FPGA与硬件描述语言》 FPGA and Hardware Describing Language 教学大纲 一、课程性质与任务 性质：本课程的授课对象为电子信息工程专业二年级本科生，课程属性为专业基础必修课，该课程讲授FPGA基本原理及结构，先进的硬件描述语言（VHDL语言），FPGA设计与应用等知识。 任务：通过对（VHDL）硬件描述语言，FPGA设计等知识的学习，掌握硬件描述语言，FPGA设计的基本知识。培养学生动手能力以及解决实际问题的能力。理解VHDL语言，学会FPGA设计方法等。 二、课程教学基本内容及要求 第一章绪论VHDL的数据和表达式 （一）教学基本要求： 掌握：VHDL程序的特点，VHDL的数据，VHDL的表达式。 了解：FPGA基本原理及结构。 （二）教学基本内容： 绪论：FPGA基本原理及结构 第一章VHDL的数据和表达式 1.1 VHDL程序的特点 1.2 VHDL程序的基本结构 1.3 VHDL的数据 1.4 VHDL的表达式 第二章VHDL的顺序描述语句 （一）教学基本要求： 掌握：信号赋值语句和变量赋值语句，if语句，case语句，null语句。 理解：loop语句。 （二）教学基本内容：
第二章VHDL的顺序描述语句 2.1信号赋值语句和变量赋值语句 2.2 if语句 2.3 case语句 2.4 loop语句 2.5 null语句 第三章VHDL的并行描述语句 （一）教学基本要求： 掌握：进程语句，并发信号赋值语句，元件例化语句。 理解：条件信号赋值语句，选择信号赋值语句。 了解：生成语句。 （二）教学基本内容： 第三章VHDL的并行描述语句 3.1进程语句 3.2并发信号赋值语句 3.3条件信号赋值语句 3.4选择信号赋值语句 3.5元件例化语句 3.6生成语句 第四章VHDL的时钟信号描述方法 （一）教学基本要求： 掌握：时钟的VHDL描述方法，时序电路中复位信号的VHDL描述方法。（二）教学基本内容： 第四章VHDL的时钟信号描述方法 4.1时钟信号的VHDL描述方法 4.2时序电路中复位信号的VHDL描述方法 第五章VHDL的有限状态机的设计 （一）教学基本要求： 掌握：有限状态机的基本概念及应用。 理解：一个Moore型有限状态机的设计实例 （二）教学基本内容： 第五章VHDL的有限状态机的设计 5.1 有限状态机的基本概念 5.2一个Moore型有限状态机的设计实例
《硬件描述语言及FPGA设计》复习要点： 一、名词解释 ⑴设计方法：自顶向下和自底向上，以自顶向下为主要设计。 综合：指的是将较高级抽象层次的设计描述自动转化外较低层次的描述过程。 1.EDA ：电子设计自动化 2.HDL ：硬件描述语言 SoC ：系统芯片 4.ASIC ：专用集成电路 5.PLD ：可编程逻辑器件 6.CPLD ：复杂可编程逻辑器件 7.FPGA ：现场可编程门阵列 8.LUT ：查找表 9.JTAG ：联合测试行动组 10.ISP ：在系统编程 11．IP核：完成某种功能的设计模块 12．逻辑综合：将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构和约束控制条件进行编译、优化和转换，最终获得门级电路甚至更底层的电路描述网表文件的过程。 13．设计输入：将设计者所设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。 14.下载：把适配后生成的编程文件装入到PLD器件中的过程 15．FSM: 有限状态机 16．UDP：用户自定义 17．NS：次态 18．OL：输出逻辑 二、填空 1.EDA就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。 2.在数字电路设计过程中，综合是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁。 3.通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称配置。 4.仿真时是否考虑硬件延时分类，可分为功能仿真和时序仿真。 5.IP核主要包括硬核、固核和软核。 6.当前最流行的并且成为IEEE标准的硬件描述语言包括Verilog HDL 和VHDL 。7．当前EDA设计中普遍采用的方法是：自顶向下。
2012年深圳大学外国语言学及应用语言学研究生参考书目有哪些啊它与英语语言文学考试的内容是不是差不多啊 一、考试基本要求 本考试大纲适用于报考深圳大学英语语言文学和外国语言学与应用语言学专业的硕士研究生入学考试。要求学生通过系统复习本科阶段主要的英美文学课程及语言学课程，熟练掌握英美文学及语言学方面的基本知识，包括重要文学流派、代表作家、代表作品，语言学基本概念及原理、各分支及相关领域研究、重要语言学流派等，具有较强的理解能力和书面表达能力，能够综合运用所学知识分析和讨论问题。 二、考试内容和考试要求 （一）英美文学 考试内容： 1. 英国文学 考查范围覆盖从英国文艺复兴时期（以莎士比亚为代表）到浪漫主义（以华兹华斯为代表）的重要流派、重大事件、重要作家、重要作品等，如伊丽莎白时代的英国戏剧、古典主义、浪漫主义诗歌等。 2. 美国文学 考查范围覆盖从惠特曼到福克纳的重要流派、重要术语、经典作品等，如美国浪漫主义、美国现实主义、迷茫一代、现代派等。 考试要求： 要求学生比较全面地了解英国文学史和美国文学史，能够结合具体的时代背景理解代表性作家（如：莎士比亚、多恩、斯威夫特、迪金森、弗罗斯特、海明威等）的个性化风格，掌握重要的英美文学流派，具有解读和分析经典小说和诗歌作品的能力，并能用流畅准确的语言答题。 （二）语言学 考试内容： 1. 语言的本质特征、功能，语言学的基本概念及主要分支研究。 2. 语音、词汇、句法与语义，包括这几个层次和方面相关研究的重要概念、理论及学派。 3. 语言的心理过程，包括现代心理学的理据及其主要研究论题、语言理解、话语或篇章理解。 4. 语言、文化与社会的相互关系、文化在语言研究中的地位、语言教学中的文化、萨丕尔—沃尔夫假说、情景和社会变异视角、社会语言学的相关研究。
《硬件描述语言与FPGA技术》 实验指导书 西北工业大学 2012/10/10
目录 实验一简单的组合逻辑设计 (3) 实验二简单分频时序逻辑电路的设计 (6) 实验三利用条件语句实现计数分频时序电路 (9) 实验四阻塞赋值与非阻塞赋值的区别 (12) 实验五用always块实现较复杂的组合逻辑电路 (16) 实验六在Verilog中使用函数 (20) 实验七在Verilog HDL中使用任务（task） (23) 实验八利用有限状态机进行时序逻辑的设计 (27) 实验九利用状态机实现比较复杂的接口设计 (32) 练习十利用SRAM设计一个FIFO (39)
实验一简单的组合逻辑设计 一、实验目的 1. 学习Quartus和ModSim两种EDA工具的使用方法； 2．掌握基本组合逻辑电路的实现方法； 3．初步了解两种基本组合逻辑电路的生成方法； 4．学习测试模块的编写； 5．通过综合和布局布线了解不同层次仿真的物理意义。 二、实验内容 本次实验采用Verilog HDL语言设计一个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结果1，否则给出结果0；并写出测试模型，使其进行比较全面的测试。 三、实验仪器、设备 预装了开发工具ModelSimSE、synplify的PC机。 四、实验原理 1.组合逻辑电路是指在任何时刻，输出状态只决定于同一时刻各输入状态的组合而与 电路以前状态无关，而与其他时间的状态无关。其逻辑函数如下： Li=f（A1，A2，A3……An） (i=1，2，3…m) 其中，A1~An为输入变量，Li为输出变量。 2.组合逻辑电路的特点归纳如下： ① 输入、输出之间没有返馈延迟通道； ② 电路中无记忆单元。 3.组合逻辑设计示例：可综合的数据比较器。它的功能是比较数据a与数据b，如果 两个数据相同，则给出结果1，否则给出结果0。描述组合逻辑时常使用assign 结构。注意equal=(a==b)?1:0，这是一种在组合逻辑实现分支判断时常使用的格 式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b);
第一部分：填空题 1.一般把EDA技术的发展分为CAD、CAE和EDA三个阶段，并向着ESDA方向发展。 2.EDA技术在应用设计领域主要包含哪四个方面的内容（1）HDL （2）PLD （3）EDA工具软件（4）EDA开发系统。 3．EDA技术的基本特征（1）自顶向下的设计方法；（2）采用硬件描述语言；（3）高层综合和优化；（4）并行工程；（5）开放性和标准化。 4．当前最流行的并成为IEEE标准的硬件描语言是V HDL和Verilog-HDL。 5．什么是PLD？ 答： PLD，Programmable-Logic-Device，即可编程逻辑器件。是一种具有内建结构、由用户编程以实现某种逻辑功能的新型逻辑器件。 6．SPLD的基本结构框图是什么？ 7．一般CPLD器件至少包含可编程逻辑宏单元，可编程I/O单元和可编程内部连线3种基本结构。 一般FPGA器件至少包含可编程逻辑功能块/CLB、IOB/可编程I/O块和PI/可编程内部互连三类可编程资源。 8．用PROM完成半加器/全加器的示意图。 9．使用方框图示意出采用硬件描述语言设计硬件电路进行由上而下的设计的三个层次为： 10．可编程逻辑器件的发展趋势在哪5个方面（1）向更大规模、更高集成度的片上系统方向发展（2）向低电压、低功耗的绿色器件方向发展（3）向更高速可预测延时的方向发展（4）向在PLD内嵌入多种功能模块的方向发展（5）向模数混合可编程的方向发展11．目前，在PLD器件制造与生产领域的三大公司为Altera、Xilinx和Lattice 12．FPGA的发明者是Xilinx公司；ISP编程技术的发明者是Lattice公司。 13、目前常见的可编程逻辑器件的编程和配置工艺包括基于E2PROM/Flash技术、基于 SRAM查找表的编程单元和基于反熔丝编程单元。 14、基于EPROM、E2PROM和快闪存储（flash）器件的可编程器件，在系统断电后编程信 息不丢失 15、采用SRAM结构的的可编程器件，在系统断电后编程信息丢失 16、V erilog-HDL于1983年推出，是在C语言的基础上演化而来的。 于1995年正式采纳为IEEE标准，其代号为Verilog-HDL1634-1995。 17、一个基本的Verilog-HDL程序由模块构成。 18、一个完整的Verilog-HDL设计模块包括：模块关键字和模块名、端口列表、端口定义、 和功能描述4部分。
硬件描述语言期末复习整理 1、EDA：Electronic Design Automation 现代电子设计技术的核心是EDA（Electronic Design Automation）技术。 EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上完成电子系统的设计工作。 2、20世纪90年代以来，微电子工艺有了惊人的发展，工艺水平已经达到了深亚微米级（通常把0.8－0.35um称为亚微米，0.25um及其以下称为深亚微米） 3、用EDA技术设计电路可以分为不同的技术环节，每一个环节中必须有对应的软件包或专用的EDA工具独立处理。 4、EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）以及下载器等5个模块。 一般的设计输入编辑器都支持图形输入和HDL文本输入 图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。 5、在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。 在EDA发展的初期，快速地进行电路逻辑仿真是当时的核心问题，即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。 6、硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真 HDL综合器是将硬件描述语言转化为硬件电路的重要工具。 7、HDL综合器的输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用硬件描述语言HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。 8、电路网表（逻辑图）由元件名N、模型M、输入端信号PI、输出端信号PO四部分组成，是唯一确定电路连接关系的数据结构。即：E=（N，M，PI，PO） 9、常用的编程语言 C、Pascal、Fortran、Basic或汇编语言-算法研究 硬件描述语言-设计和制造硬件逻辑专用电路 10、实时系统不能采用通用计算机系统，自行设计非常轻便小巧的高速专用硬件系统来完成该任务。 11、FPGA-用高密度的FPGA（从几万门、几十万门到几百万门）来构成完成算法所需的电路系统是一种较好的办法。 FPGA是一种通用的器件，它的基本结构决定了对某一种特殊应用，性能不如专用的ASIC 电路。 专用集成电路-利用现成的微处理机IP核或根据某一特殊应用设计的微处理机核（也可以没有微处理机核），并结合专门设计的高速ASIC运算电路，能设计出性能价格比最高的理想数字信号处理系统。 12、传统的设计方法：查用器件手册；选用合适的微处理器和电路芯片；设计面包板和线路板；调试；定型；设计复杂的系统（几十万门以上）极其困难。 13、美国和中国台湾地区逻辑电路设计和制造厂家大都以Verilog HDL为主。 1、可编程逻辑器件（PLD）是一种能将数字系统实现在硬件电路上的设备，即能在现场规