VHDL语言与FPGA设计
实验报告
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班级：
姓名：
学号：
指导老师：
常州工学院
实验1：2选1多路选择器设计
一、实验目的：
熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、仿真和硬件测试。
二、实验内容：
1.首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。
2.引脚锁定以及硬件下载测试。建议选实验电路模式No.5，用键1(PIO0)控制s（或s接clock2）；a和b分别接clock0和clock5；输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz。最后进行编译、下载和硬件测试实验（通过选择键1，控制a、b，可使扬声器输出不同音调）。
逻辑电路图
三、程序设计：
library ieee;--
use ieee.std_logic_1164.all;--
ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s = '0' THEN
y <= a ; ELSE
y <= b ;
END IF;
END PROCESS;
END ARCHITECTURE one ;
程序分析：这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。
四、软件编译
选择Peocessing Start Compilation命令，启动全程编译。
编译无错后的报告信息
五、时序仿真
1）打开波形编辑器
选择File->new,选择vector waveform file。
2）设定仿真时间区域
在Edit->end time，在弹出的窗口time栏处输入50，单位选“us”。
3）波形文件存盘，默认文件名为mux21a.vwf
4）将此工程mux21a的端口信号名选入波形编辑器中
View->utility windows项的Node Finder选项。点击“list”。
5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口
6）按键盘上“CTRL+W”，显示全部仿真时间区域。
7）编辑输入波形(输入激励信号)
8) 仿真器参数设置
9）启动仿真器。提示是否保存，选择“是”，仿真成功后选“确定”。
10) 观察仿真结果
按键盘上“CTRL+W”，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确。
电路时序波形图
时序分析：当s=0时，y口输出a,当s=1时,y口输出b。
六、硬件测试
打开mux21a命名的工程,应选择File的Open Project命令。选择Assignments->assingnment editor项。Category栏中选择locations，然后双击TO 栏的《new》，选择Node Finder。在出现的对话框左边框中选择需要锁定的端口信号名，这些信号跳到右栏，单击OK按键后，这些信号名即进入信号编辑栏。接着在表框中分别键入需要锁定的端口引脚名。锁定引脚后，必须重新编译，启动Processing->Start Ccomplication，编译完成后可下载配置文件。
引脚锁定图
使用USB编程器下载配置文件
首先安装USB编程器的驱动程序。选择自己搜索驱动程序。备注：若没有正确安装驱动程序，USB Blaster 编程器不可选，这时必须到硬件设备管理器中删除打问号的USB驱动程序，重新正确安装。
将编译产生的SOF格式配置文件配置进FPGA中。在MODE选择JTAG。编程器选择USB Blaster下载方式。
点击“start”将配置文件下载，然后进行硬件测试。
程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock5接1024Hz信号。通过键一控制s，当键1进行切换时，明显能听到扬声器发出两种不同音调的声音。
实验2：十进制计数器设计
一、实验目的
学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
二、实验原理
对于异步清零和同步加载与时钟使能的计数器：当时钟信号CLK、复位信号RST、时钟使能信号EN或加载信号LOAD中任一信号发生变化，都将启动进程。此时如果RST为‘0’，将计数器清零，该操作独立于CLK，如果RST 为‘１’，则看是否有时钟信号的上升沿，如果有且EN=‘１’，接下去是判断加载控制信号LOAD的电平，如果LOAD为低电平，则允许将输入口的四位加载数据置入计数器中，以便计数器在此基础上累计计数。如果LOAD为高电平，则允许计数器计数；此时若数值小于9，计数器将进行正常计数，否则计数器清零。但如果EN＝‘0’，则计数器保持原值不变。
三、实验内容
1.在QuartusⅡ上对实验程序进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
2.引脚锁定以及硬件下载测试。建议选实验电路模式No.5，主时钟CLK接CLK0，EN接键1，RST接键2，（LOAD接键3，DATA接键5，6，7，8），COUT 接发光管D1，4位输出总线CQ[
3..0]连接数码管1（PIO19、PIO18、PIO17、PIO16）显示。引脚锁定后进行编译、下载和硬件测试。
逻辑电路图
四、程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT (CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT10;
ARCHITECTURE behav OF CNT10 IS
BEGIN
PROCESS(CLK, RST, EN)
VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位
ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿
IF EN = '1' THEN --检测是否允许计数（同步使能）
IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零
END IF;
END IF;
END IF;
IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号
ELSE COUT <= '0';
END IF;
CQ <= CQI; --将计数值向端口输出
END PROCESS;
END behave
五、软件编译
选择Peocessing Start Compilation命令，启动全程编译。
编译无错后的报告信息
六、时序仿真
1）打开波形编辑器
选择File->new,选择vector waveform file。
2）设定仿真时间区域
在Edit->end time，在弹出的窗口time栏处输入50，单位选“us”。
3）波形文件存盘，默认文件名为CNT10.vwf
4）将此工程CNT10的端口信号名选入波形编辑器中
View->utility windows项的Node Finder选项。点击“list”。
5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口
6）按键盘上“CTRL+W”，显示全部仿真时间区域。
7）编辑输入波形(输入激励信号)
8) 仿真器参数设置
9）启动仿真器。提示是否保存，选择“是”，仿真成功后选“确定”。
10) 观察仿真结果
按键盘上“CTRL+W”，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确。
电路时序波形图
七、硬件测试
打开CNT10命名的工程,应选择File的Open Project命令。选择Assignments->assingnment editor项。Category栏中选择locations，然后双击TO 栏的《new》，选择Node Finder。在出现的对话框左边框中选择需要锁定的端口信号名，这些信号跳到右栏，单击OK按键后，这些信号名即进入信号编辑栏。接着在表框中分别键入需要锁定的端口引脚名。锁定引脚后，必须重新编译，启动Processing->Start Ccomplication，编译完成后可下载配置文件。
引脚锁定图
使用USB编程器下载配置文件
首先安装USB编程器的驱动程序。选择自己搜索驱动程序。备注：若没有正确安装驱动程序，USB Blaster 编程器不可选，这时必须到硬件设备管理器中删除打问号的USB驱动程序，重新正确安装。
将编译产生的SOF格式配置文件配置进FPGA中。在MODE选择JTAG。编程器选择USB Blaster下载方式。
点击“start”将配置文件下载，然后进行硬件测试。
显示0-9，即十进制计数器，逢十进位灯闪烁一次
实验3：七段数码显示译码器设计
一、实验目的
学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。
二、实验原理
7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
实验参考程作为7段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h， LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为 (7 DOWNTO 0)。
三、实验内容
1.说明程序中各语句的含义，以及该例的整体功能。在QuartusII上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
提示：用输入总线的方式给出输入信号仿真数据。
2.引脚锁定及硬件测试。建议选实验电路模式No.1，用数码管8(PIO31-PIO28)和数码管7(PIO27-PIO24)显示译码输出led7s，键1(PIO3-PIO0)控制输入a，硬件验证译码器的工作性能。
逻辑电路图
四、程序设计
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DECL7S IS
PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ;
ARCHITECTURE one OF DECL7S IS
BEGIN
PROCESS( A )
BEGIN
CASE A IS
WHEN "0000" => LED7S <= "0111111" ;
WHEN "0001" => LED7S <= "0000110" ;
WHEN "0010" => LED7S <= "1011011" ;
WHEN "0011" => LED7S <= "1001111" ;
WHEN "0100" => LED7S <= "1100110" ;
WHEN "0101" => LED7S <= "1101101" ;
WHEN "0110" => LED7S <= "1111101" ;
WHEN "0111" => LED7S <= "0000111" ;
WHEN "1000" => LED7S <= "1111111" ;
WHEN "1001" => LED7S <= "1101111" ;
WHEN "1010" => LED7S <= "1110111" ;
WHEN "1011" => LED7S <= "1111100" ;
WHEN "1100" => LED7S <= "0111001" ;
WHEN "1101" => LED7S <= "1011110" ;
WHEN "1110" => LED7S <= "1111001" ;
WHEN "1111" => LED7S <= "1110001" ;
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ;
五、软件编译
选择Peocessing Start Compilation命令，启动全程编译。
编译无错后的报告信息
六、时序仿真
1）打开波形编辑器
选择File->new,选择vector waveform file。
2）设定仿真时间区域
在Edit->end time，在弹出的窗口time栏处输入50，单位选“us”。
3）波形文件存盘，默认文件名为DECL7S.vwf
4）将此工程DECL7S的端口信号名选入波形编辑器中
View->utility windows项的Node Finder选项。点击“list”。
5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口
6）按键盘上“CTRL+W”，显示全部仿真时间区域。
7）编辑输入波形(输入激励信号)
8) 仿真器参数设置
9）启动仿真器。提示是否保存，选择“是”，仿真成功后选“确定”。
10) 观察仿真结果
按键盘上“CTRL+W”，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确。
电路时序波形图
七、硬件测试
打开DECL7S命名的工程,应选择File的Open Project命令。选择Assignments->assingnment editor项。Category栏中选择locations，然后双击TO 栏的《new》，选择Node Finder。在出现的对话框左边框中选择需要锁定的端口信号名，这些信号跳到右栏，单击OK按键后，这些信号名即进入信号编辑栏。接着在表框中分别键入需要锁定的端口引脚名。锁定引脚后，必须重新编译，启动Processing->Start Ccomplication，编译完成后可下载配置文件。
引脚锁定图
使用USB编程器下载配置文件
首先安装USB编程器的驱动程序。选择自己搜索驱动程序。备注：若没有正确安装驱动程序，USB Blaster 编程器不可选，这时必须到硬件设备管理器中删除打问号的USB驱动程序，重新正确安装。
将编译产生的SOF格式配置文件配置进FPGA中。在MODE选择JTAG。编程器选择USB Blaster下载方式。
点击“start”将配置文件下载，然后进行硬件测试。
通过对仿真结果的分析，当输入端A=“0000”时，输出端DECL7S=“3F”，数码管显示“0”，当输入端A=“0001”时，输出端DECL7S=“06”，数码管显示“1”……。
实验4：数控分频器设计
一、实验目的
学习数控分频器的设计、分析和测试方法。
二、实验原理
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
三、实验内容
在实验系统上硬件验证设计程序的功能。可选实验电路模式No.1；键2、键1作为输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。
逻辑电路图
四、程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DVF IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF DVF IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
IF CNT8 = "11111111" THEN
CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8
FULL <= '1'; --同时使溢出标志信号FULL输出为高电平
ELSE CNT8 := CNT8 + 1; --否则继续作加1计数
FULL <= '0'; --且输出溢出标志信号FULL为低电平
END IF;
END IF;
END PROCESS P_REG ;
P_DIV: PROCESS(FULL)
VARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL = '1' THEN
CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反
IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0';
END IF;
END IF;
END PROCESS P_DIV ;
END;
五、软件编译
选择Peocessing Start Compilation命令，启动全程编译。
编译无错后的报告信息
六、时序仿真
1）打开波形编辑器
选择File->new,选择vector waveform file。
2）设定仿真时间区域
在Edit->end time，在弹出的窗口time栏处输入50，单位选“us”。
3）波形文件存盘，默认文件名为DVF.vwf
4）将此工程DVF的端口信号名选入波形编辑器中
View->utility windows项的Node Finder选项。点击“list”。
5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口
6）按键盘上“CTRL+W”，显示全部仿真时间区域。
7）编辑输入波形(输入激励信号)
8) 仿真器参数设置
9）启动仿真器。提示是否保存，选择“是”，仿真成功后选“确定”。
10) 观察仿真结果
按键盘上“CTRL+W”，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确。
电路时序波形图
七、硬件测试
打开DVF命名的工程,应选择File的Open Project命令。选择Assignments->assingnment editor项。Category栏中选择locations，然后双击TO栏的《new》，选择Node Finder。在出现的对话框左边框中选择需要锁定的端口信号名，这些信号跳到右栏，单击OK按键后，这些信号名即进入信号编辑栏。接着在表框中分别键入需要锁定的端口引脚名。锁定引脚后，必须重新编译，启动Processing->Start Ccomplication，编译完成后可下载配置文件。
引脚锁定图
使用USB编程器下载配置文件
首先安装USB编程器的驱动程序。选择自己搜索驱动程序。备注：若没有正确安装驱动程序，USB Blaster 编程器不可选，这时必须到硬件设备管理器中删除打问号的USB驱动程序，重新正确安装。
将编译产生的SOF格式配置文件配置进FPGA中。在MODE选择JTAG。编程器选择USB Blaster下载方式。
点击“start”将配置文件下载，然后进行硬件测试。
改变键2/键1的输入值，可听到不同音调的声音。
实验5：4位十进制频率计设计
一、实验目的
熟悉VHDL语言模块化设计和原理图输入方法的使用，掌握更复杂的层次化设计技术和数字系统设计方法。完成4位十进制频率计的设计。
二、实验原理
设计VHDL的十进制计数器模块，连接它们的计数进位，用4个计数模块就能组成一个4位有时钟使能的计数器；用VHDL测频控制器控制输入信号和计数闸门，完成频率测量。在仿真过程中应该注意它们可能的毛刺现象，最后按照设计流程和方法完成全部设计。
顶层原理图
三、实验内容
首先完成4位频率计的设计，然后进行硬件测试，建议选择电路模式No.5；数码2和1显示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。
四、程序设计
测频控制程序模块：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TESTCTL IS
PORT ( CLKK : IN STD_LOGIC;
CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);
END TESTCTL;
ARCHITECTURE behav OF TESTCTL IS
SIGNAL DIV2CLK : STD_LOGIC;
BEGIN
PROCESS( CLKK )
BEGIN
IF CLKK'EVENT AND CLKK = '1' THEN DIV2CLK <= NOT DIV2CLK; END IF;
END PROCESS;
PROCESS( CLKK,DIV2CLK )
BEGIN
IF CLKK='0' AND DIV2CLK='0' THEN RST_CNT <='1';
ELSE RST_CNT <='0';
END IF;
END PROCESS;
LOAD <= NOT DIV2CLK;
CNT_EN <=DIV2CLK;
END behav;
计数器程序模块：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT ( CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC);
END CNT10;
ARCHITECTURE behav OF CNT10 IS
BEGIN
PROCESS ( CLK,RST,EN )
VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
IF RST ='1' THEN CQI := (OTHERS =>'0');
ELSIF CLK'EVENT AND CLK='1' THEN
IF EN = '1' THEN
IF CQI < "1001" THEN CQI := CQI+1;
ELSE CQI:= (OTHERS => '0');
END IF;
END IF;
END IF;
IF CQI = "1001" THEN COUT <='1';
ELSE COUT <='0';
END IF;
CQ <= CQI;
END PROCESS;
END behav;
锁存器程序模块：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG4B IS
PORT ( LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END REG4B;
ARCHITECTURE behav OF REG4B IS
BEGIN
PROCESS(LOAD,DIN)
BEGIN
《创新实验》实验报告 —基于VHDL的编程和硬件实现
一、实验目的 1.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 2.掌握软件Xilinx ISE 10.1的使用； 3.熟悉SDZ-6电子技术实验箱的使用； 4.了解节拍脉冲发生器等基本电路的实现； 5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。 二、实验内容 1.Xilinx ISE 10.1软件的使用； 2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现 三、实验器材 1、PC机 2、SDZ-6电子技术实验箱 3、正负5V电源 4、I/O接口线 四、软件的使用 在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。 安装完成之后就可以使用这个软件编写相应的VHDL的程序。 1.新建工程 File—>New Project 弹出下面的对话框 输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。
以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个VHDL的源文件。 在上图中，右击工程选择New Source ，弹出如下对话框。
在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。 该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。 3.编写和编译代码 将事先编好的代码复制到源文件里，然后保存文件。 选中左边的文件名，在窗体的左边出现如下编辑文档内容。
实验报告 课程名称网络技术基础实验项目TCP/IP协议配置实验仪器计算机 系别 专业 班级/学号 学生姓名 实验日期 成绩 指导教师
实验一 TCP/IP协议配置 一、实验目的（标题黑体小四） 1.熟练掌握模板的用法。 2.掌握CSS的用法。 3.掌握网站发布的方法。 二、实验内容 1. 创建和使用模板。 2. css的创建和使用。 3. 发布网站。 三、实验课时 4课时 四、实验步骤 创建网站 1、创建一个站点，并创建 images 文件夹存放图片。将示例图片拷贝至images 目录下 2、创建 CSS 文件，名称为 style.css，将其保存至 style文件夹。 3、创建模板文件 tpl.dwt，并保存。结果如下： (1) 给 tpl.dwt 附加样式表 style.css。 在 tpl.dwt 的空白处点击鼠标右键，选择“附加样式表”： 选择 style.css 文件： 完成后，在 tpl.dwt 的 head标签里有如下的代码： (2) 设置模板的背景颜色。打开 CSS 面板，为 style.css 新建一条 css 规则。过程如 下：
将背景颜色设为#ff1e70： 在 style.css 生成如下的代码： body { background-color: #ff1e70? } 3) 制作布局。插入一 2 行 2 列的表格。表格的宽度=316+634=950，其他的设置：让表格居中对齐。 (4) 消除表格两边的空隙。展开 CSS 样式表，双击 body： 双击 body后，打开“body的 CSS 规则定义”对话框，按照下面的方式设置：Style.css 的代码变为： body { background-color: #ff1e70? margin: 0px? }
汇编语言程序设计期末考试题 学院（系）：________ 学号：__________ 姓名：____________ 计分：_ 项选择题（在每小题的四个备选答案中，选岀一个正确答案，并将正确答案的序号填在题干的括号内。每小题1分，共10分） 1.CPU发出的访问存储器的地址是（） A.物理地址 B.偏移地址 C.逻辑地址 D.段地址 2.将高级语言的程序翻译成机器码程序的实用程序是（） A.编译程序 B.汇编程序 C.解释程序 D.目标程序 3.DEC BYTE PTR： BX］指令中的操作数的数据类型是（） A.字 B. 双字 C. 字节 D. 四字 4.在下列语句中，BUFFER称为（） BUFFER DB 01H 0AH A.符号 B.变量 C.助记符 D.标号 5.串操作指令中，源串操作数的段地址一定在（）寄存器中。 A.CS B. SS C. DS D. ES 6.使计算机执行某种操作的命令是（） A.伪指令 B.指令 C.标号 D.助记符 7.将数据5618H存放在存储单元中的伪指令是（） A.DATA1 DW 1856H B. DATA1 DB 18H，56H C. DATA1 EQU 5618H D. DATA1 DB 18H ，OOH, 56H，00H 8.若AX=3500H,CX=56B8H 当AND AX CX指令执行后，AX=（） A.1400H B. 77F8H C.0000H D. 0FFFFH 9.计算机处理问题中会碰到大量的字符、符号，对此必须采用统一的二进制编码。目前，微机中普遍采用 的是（）码。 A. BCD码 B. 二进制码 C.ASCII码 D.十六进制码 10.用指令的助记符、符号地址、标号和伪指令、宏指令以及规定的格式书写程序的语言称为（） A.汇编语言 B.高级语言 C.机器语言 D. 低级语言 填空题（每空1分，共20分） 1.在8086/8088汇编语言中，有五条串操作指令，其中搜索字符串指令的助记符是 2.通常所说的计算机系统包括_________ 和_________ 两大部分。 3.8086/8088存储器分四个段，这四个段的段名所对应的段寄存器分别是 _____________ 4.现有AX=2000H, BX=1200H, DS=3000H, DI=0002H, (31200H)=50H, (31201H)=02H, (31202H)=40H, 请写岀下列各条指令独立执行完后有关寄存器及存储单元的内容，并指岀标志位ZF、CF的值。 A.ADD AX 1200H;问AX= __________ H ZF= _______ B.SUB AX BX 问AX= _________ H ZF= ________
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
VHDL实验报告 60 庄炜旭实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 一．实验目的 学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术 1. 学习４位可逆计数器的设计 2. 学习４位可逆二进制代码－格雷码转换器设计 二．实验内容 设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。 [具体要求] 1.4位可逆计数器 a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁， 人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。（可 利用实验一） b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减 法计数器，同时使用LEDR17显示SW17的值。 c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时， 置“0000”，当为减法计数器时，置“1111”。 d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 2.4位可逆二进制代码――格雷码转换器 a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换， 置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0 为低位。 c)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 三．管脚设定 SW[0]PIN_N25 SW[1]PIN_N26 SW[2]PIN_P25 SW[3] PIN_AE14 SW[17] PIN_V2 LEDR[0] PIN_AE23 LEDR[1] PIN_AF23 LEDR[2] PIN_AB21 LEDR[3] PIN_AC22 LEDR[17] PIN_AD12 KEY[3] PIN_W26
WEB系统开发 综合实验报告 题目红尘客栈网上订房页面 专业计算机科学与技术（信息技术及应用） 班级计信2班 学生蒋波涛 重庆交通大学 2013年
目录 一、设计目的 (3) 二、设计题目 (3) 三、结构设计 (3) 四、技术分析 (4) 五、设计过程 (7) 六、实验心得 (10) 七、实验总结 (11)
一、设计目的 在Internet飞速发展的今天，互联网成为人们快速获取、发布和传递信息的重要渠道，它在人们政治、经济、生活等各个方面发挥着重要的作用。因此网站建设在Internet 应用上的地位显而易见，它已成为政府、企事业单位信息化建设中的重要组成部分，从而倍受人们的重视。我们当代大学生更是离不开网络给我们带来的好处与便利.但是,我们成天浏览的网站网页到底是如何制作的呢?我想这一点很多同学都没有去深究过.所以,这学期我选择了”web网页设计”这门课, 本课程的设计目的是通过实践使同学们经历网页制作的全过程. 通过设计达到掌握网页设计、制作的技巧。 了解和熟悉网页设计的基础知识和实现技巧。根据题目的要求，给出网页设计方案，可以按要求，利用合适图文素材设计制作符合要求的网页设计作品。 熟练掌握Photoshop cs3、Dreamweaver cs等软件的的操作和应用。增强动手实践能力，进一步加强自身综合素质。学会和团队配合，逐渐培养做一个完整项目的能力。 二、设计题目 《红尘客栈》 三、结构设计 选定主题，确定题目之后，在做整个网站之前对网站进行需求分析。首先，做好需求调研。调研方式主要是上网查阅资料，在图书馆里翻阅相关书籍。 然后，调研结束之后对整个网站进行功能描述，并对网站进行总体规划，接着逐步细化。 我们选做的主题是个人主页，并且选定题目为“红尘客栈”，其目的是做一个简单的网站，介绍酒店概况，提供一定的资讯信息。 四、技术分析 (一)建立布局 在这次的网页设计中用到大量的布局，所以怎么样建立布局是关键。Dreamweaver cs3是大多数人设计网页的称手兵器，也是众多入门者的捷径。特别是其在布局方面的出色表现，更受青睐。大家都知道，没有表格的帮助，很难组织出一个协调合理的页面。 1.点击“ALT+F6”键，进入布局模式，插入布局表格。建立一个大概的布局。 2.使用背景图片：选中该项，按浏览可以插入一幅准备好的图片作为表格的背景，因为图片是以平铺的形式作为表格背景，所以表格大小和图片尺寸都要控制好。 （二）网页中的图像
《汇编语言程序设计试题及答案》合集 汇编语言程序设计试题及答案 1．对于有符号的数来说，下列哪个值最大（D） A：0F8H B：11010011B C：82 D：123Q 2．下列有关汇编语言中标号的命名规则中，错误的是（D） A：通常由字母打头的字符、数字串组成 B：标号长度不能超过31个字符 C：？和$不能单独作为标号 D：．号不可位于标号首 3．8088/8086存储器分段，每个段不超过（D ） A.64K个字 B.32K个字节 C.1兆个字节 D.64K个字节 4．寻址指令MOV CX, [BX + DI + 20]使用的是哪一种寻址方式（B）A：寄存器寻址B：相对基址变址寻址 C：变址寻址D：基址变址寻址 5．若AX= - 15要得到AX=15应执行的指令是（A ） A.NEG AX B.NOT AX C.INC AX D.DEC AX 6．8086/8088系统执行传送指令MOV时（ A） A.不影响标志位 B.影响DF方向标志 C.影响SF符号标志 D.影响CF进位标志 7.若要求一个操作数中的若干位维持不变，若干位置?1?，可以使用（B）A：NOT B：OR C：AND D：XOR 8．下列指令中段默认为堆栈段的是（ C） A.MOV AX，[BX+SI+10] B.ADD AX，ES:[SI] C.SUB [BX]，[BP][DI] D. MOV DX，[1000H] 9．关于8086/8088微机系列，下列说法哪个是正确的（D） A：一个存储单元由16个二进制位组成，简称字。
B：当存储一个字数据时，低字节放高地址位，高字节放低地址位。 C：在内存空间中，可以无限分配段，且段的大小不受限制。 D：段与段之间可以邻接，也可以重叠。 10．下列关于堆栈的说法，错误的是（D） A：以?先入后出?为原则。 B：栈区最高地址单元的前一个单元为栈底。 C：运行中SP寄存器动态跟踪栈顶位置。 D：压栈和弹出都是以字节为单位。 11．表示过程定义结束的伪指令是（ A） A.ENDP B.ENDS C.END D.ENDM 12．BUF1 DB 3 DUP（0，2 DUP （1，2），3） COUNT EQU $－BUF1 符号COUNT等价的值是（ B） A.6 B.18 C.16 D.9 13．下列标志位中，可以用来判断计算结果正负的是（B） A：PF B：SF C：DF D：OF 14．下列指令正确的是（ CD） A. MOV [100H], [BX] B.MOV DS, ES C. ADD V[BX], CX D.MOV AX, 34H 15．下列哪个寄存器是属于指针寄存器（C） A：SI B：DX C：SP D：ES 二、填空题 (每小题4 分，共 20 分) 1．下列程序段求数组FLD的平均值，结果在AL中。请将程序填写完整（不考虑溢出） FLD DW 10, -20, 30, -60, -71, 80, 79, 56 _LEA SI,FLD______ MOV CX, 8 XOR AX, AX
FPGA课程设计 实 验 报 告
实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin
《大学计算机基础》 实验报告 专业名称: 电子商务2班 学号: xxxxxxxxxxx 姓名: x x 指导教师: x x 2011年12月24日
目录 第一章网站主题设计说明 (1) 1.1 主题内容 (1) 1.2 设计思路 (1) 第二章网站内容设计 (2) 1.1 链接1标题 (2) 1.2 链接2标题 (2) 1.3 flash制作说明 (2) 第三章网站技术难点 (3) 第四章心得体会..................................... ..... ......................... (4)
第一章网站主题设计说明 1.1 主题内容 (1) 网站主题为“四季の花”，包括春夏秋冬四个季节的比较典型的花朵及有关花的诗句，色彩缤纷，十分艳丽夺目。 1.2 设计思路 (2) 大多网站都设计的关于音乐，影视，购物等非常热门的东西，本站设计的主题是花，能让人们在闲下来的时候看看花，品品诗歌，所以做有关花的网页是个不错的选择。同时，让人们分清楚春夏秋冬都各有什么典型的花。
第二章网站内容设计 1.1链接1标题：春の花 春天是生命的季节，在这个季节里，万物复苏。所以就找了虞美人，桃花，牡丹，以及海棠花来作为春天的代表。同时配有与这些花有关的诗句。 1.2 链接2标题：夏の花 夏天充满了激情与阳光，我找了兰花，荷花，百合花等来代表这个季节，色彩艳丽，十分醒目夺人。 1.3 链接3标题：秋の花 大丽花，菊花，月季和牡丹花都竞相出现在本网页，色彩缤纷，赏心悦目。 1.4 链接4标题：冬の花 蝴蝶兰，水仙，迎春花，梅花是冬季的代表，他们刻画了一副傲立冬天的坚强的姿态。
汇编语言程序设计试题 一、单项选择题（本大题共20小题，每小题1分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 1．设SS=2050H，SP=0140H，则栈顶存贮单元的物理地址是( A ) A．20640H B．2063EH C．2063FH D．21900H 2．使用DOS功能调用时，子程序编号应放在( B ) A．AL B．AH C．AX D．任意指定 3．没有 ．．语法错误的输出指令是( B ) P76 A．OUT AX，30H B．OUT DX，AL C．OUT AL，DX D．OUT 30H，AH 4．用MOV指令将十进制数89以非压缩BCD码格式送入AX，可使用的指令是( B ) A．MOV AX，89 B．MOV AX，0809H C．MOV AX，89H D．MOV AX，0809 5．设AX=8765H，DX=4321H，执行CWD指令后，DX中的内容是( B ) P117 A．4321H B．0FFFFH C．8000H D．0001H 6．设CL=05H，要获得CL=0AH，可选用的指令是( A) A．XOR CL，0FH B．NOT CL C．OR CL，0AH D．AND CL，0FH 7．假设执行ADD指令后AL=8CH，再执行DAA指令，AL中的值是( A ) A．92H B．0104H C．74H D．8CH 8．MOV AL，79H ADD AL，B1H 上面指令执行后，设置的标志位CF和ZF的值是( D ) A．CF=0，ZF=1 B．CF=l，ZF=1 C．CF=0，ZF=0 D．CF=1，ZF=0 9．TEST DL，55H P123 JZ NEXT NEXT：…… … 上述程序段，执行JZ指令时能产生转移的情况是( D ) A．DL>55H B．DL<55H C．DL=55H D．DL中第0、2、4、6位均为0 10．假设AL=28H, 执行ROL AL,1 指令之后的情况是( D ) P125 A．AL=14H, CF=1 B．AL=50H, CF=1 C．AL=14H, CF=0 D．AL=50H, CF=0 11. 98的BCD码是（B） A)10011001 B) 10011000 C) 10011010 D) 10001010 12. –0110110 的补码是(A) A) 11001010 B) 11001001 C) 10110110 D) 00110110
EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒
电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100";
网页制作实验报告 页制作实验报告 实验一：站点设置 一、实验目的及要求 本实例是经过“站点定义为”对话框中的“高级”选项卡创建一具新站点。 二、仪器用具 1、生均一台多媒体电脑，组建内部局域，同时接入国际互联。 2、安装windows xp操作系统；建立iis服务器环境，支持asp。 3、安装页三剑客（dreamweaver mx；flash mx；fireworks mx）等页设计软件； 三、实验原理 经过“站点定义为”对话框中的“高级”选项卡创建一具新站点。 四、实验办法与步骤 1）执行“站点＼治理站点”命令，在弹出的“治理站点”对话框中单击“新建”按钮，在弹出的快捷菜单中挑选“站点”命令。 2）在弹出的“站点定义为”对话框中单击“高级”选项卡。 3）在“站点名称”文本框中输入站点名称，在“默认文件夹”文本框中挑选所创建的站点文件夹。在“默认图象文件夹”文本框中挑选存放图象的文件夹，完成后单击“确定”按钮，返回“治理站点”对话框。 4）在“治理站点”对话框中单击“完成”按钮，站点创建完毕。 五、实验结果 六、讨论与结论 实验开始之前要先建立一具根文件夹，在实验的过程中把站点存在自己建的文件夹里，如此才干使实验条理化，别至于在实验后寻别到自己的站点。在实验过程中会浮现一些选项，计算机普通会有默认的挑选，最后别要去更改，假如要更改要先充分了解清晰该选项的含义，以及它会造成的效果，否则会使实验的结果失真。实验前先熟悉好操作软件是做好该实验的关键。 实验二：页面图像设置 一、实验目的及要求： 本实例的目的是设置页面的背景图像,并创建鼠标经过图像。 二、仪器用具 1、生均一台多媒体电脑，组建内部局域，同时接入国际互联。 2、安装windows xp操作系统；建立iis服务器环境，支持asp。 3、安装页三剑客（dreamweaver mx；flash mx；fireworks mx）等页设计软件； 4、安装acdsee、photoshop等图形处理与制作软件； 5、其他一些动画与图形处理或制作软件。 三、实验原理 设置页面的背景图像,并创建鼠标经过图像。 四、实验办法与步骤 1) 在“页面属性”对话框中设置页面的背景图像。 2) 在页面文档中单击“”插入鼠标经过图像。 五、实验结果
汇编语言程序设计试题 一、单项选择题(在每小题的四个备选答案中，选出一个正确答案，并将正确答案的序号填在题干的括号内。每小题2分，共50分) 1.CPU发出的访问存储器的地址是( A ) A.物理地址 B.偏移地址 C.逻辑地址 D.段地址 2.使计算机执行某种操作的命令是( B ) A.伪指令 B.指令 C.标号 D.助记符 3.若AX=3500H,CX=56B8H，当AND AX，CX指令执行后，AX=(A) A. 1400H B. 77F8H C. 0000H D. 0FFFFH 4.计算机处理问题中会碰到大量的字符、符号，对此必须采用统一的二进制编码。目前，微机中普遍采用的是( C)码。 A. BCD码 B.二进制码 C.ASCII码 D.十六进制码 5.下列关于8086CPU的工作原理的描述错误的是__C___。 A．汇编程序员可以通过对各种寄存器中内容的修改实现对CPU的控制。B．CPU在访问内存时，采用“段地址*16+偏移地址”的形式给出要访问的内存单元的物理地址。 C．任意时刻，CS:IP指向的内容即是此刻CPU正在执行的指令。 D．传送指令能够更改所有通用寄存器的内容。 6．一个有128个字的数据区，它的起始地址为12ABH：00ABH，请给出这个数据区最末一个字单元的物理地址是（C） A．12CFBH B．12B6BH C．12C5BH D．12BFEH 7. 16位结构的CPU 不一定具备的特性是(D)。 A. 运算器一次最多可以处理16位的数据 B. 寄存器的最大宽度为16位 C. 寄存器和运算器之间的通路为16位 D. 地址总线为16根 8. 下列指令的书写正确的是（C）。 A． push al B． mov cs:[0],ds:[10] C． pop si D． mov ds:[0],2 9．在DEBUG工具中，显示寄存器内容的命令是（ D ）。 A. G B. D C. T D. R 10. 能够将ax中的内容送到内存0000:0200H处的指令序列是（D）。
F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13
一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介
实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else
begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.
专用集成电路实验报告 13050Z01 1305024237 刘德文
实验一开发平台软件安装与认知实验 实验内容 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计 电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0)); end ls74138; architecture Behavioral of ls74138 is begin process(g1,g2,inp) begin if((g1 and g2)='1') then case inp is when "000"=>y<="00000001"; when "001"=>y<="00000010";
北京理工大学珠海学院课程设计说明书 _2013_—_2014_学年第_1_学期 题目: 《Web应用开发课程设计》 学院：计算机学院 专业班级： 11级软件工程3班 学号： 110202031031 学生姓名：蒋征 指导教师：魏志军 成绩： 时间： 2014/1/5 2014年 1 月 5 日
摘要 本次作品是一个IT技术交流论坛，实现论坛的基本功能，注册、登录、发帖、浏览和回帖。 论坛分三个分板块，网页、C#和JA V A，纵向层次也是三层，主页、板块页和帖子页。网站使用JavaScript实现动态页面。 关键词：计算机技术交流社区JavaScript 网页 I
目录 摘要 ............................................. I 目录 ............................................. II 1 网站结构和布局 (1) 1.1 网站结构 (1) 1.1.1 总体结构 (1) 1.1.2 横向链接结构 (2) 1.2 页面布局 (3) 1.2.1 主页 (3) 1.2.2 分版页面 (6) 1.2.3 帖子页面 (6) 2 技术应用 (8) 2.1 逻辑设计 (8) 2.1.1 HTML和CSS设计 (8) 2.1.2 JavaScript设计 (10) 参考文献 (13) 心得体会 (14) I
教师评语 (15) 成绩评定表 (16) 课程设计答辩记录表 (17) II
1 网站结构 1.1主体结构 1.1.1总结构 网站是以技术交流社区为主题的论坛型网站。 这个网站是按树形结构设计如图1-1-1，页面种类共分三层，分别是主页，分主题页还有就是内容页。 主页连向三个分主题分区页面，分别是MTHL板块，C#板块还有就是JAVA 板块。 主题分区页面下面是内容帖子。 图1-1-1网页关系 1
VHDL 实验报告 一、实验目的 1、掌握蜂鸣器的使用； 2、通过复杂实验，进一步加深对VHDL语言的掌握程度。 二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。 乐曲的12 平均率规定：每2 个八度音（如简谱中的中音1 与高音1）之间的频率相差1 倍。在2个八度音之间，又可分为12个半音。另外，音符A（简谱中的低音6）的频率为440Hz, 音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音I至高音1 之间每个音符的频率,如表所示。 音名频率/Hz 音名频率/Hz 音名频率/Hz 低音1 中音1 高音1 低音2 中音2 高音2 低音3 中音3 高音3 低音4 中音4 高音4 低音5 392 中音5 784 高音5 1568 低音6 440 中音6 880 高音6 1760 低音7 中音7 高音7 表简谱音名与频率的对应关系 产生各音符所需的频率可用一分频器实现, 由于各音符对应的频率多为非整数, 而分频系数又不能为小数, 故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低, 则由于分频系数过小, 四舍五入取整后的误差较大；若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素, 在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此, 要控制音符的音 长,就必须知道乐曲的速度和每个音符所对应的节拍数, 本例所演奏的乐曲的最短的音符为四分音符,如果将全音符的持续时间设为1s 的话,那么一拍所应该持续的时间为秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。 本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器 输出的波形是脉宽极窄的脉冲波, 为了更好的驱动蜂鸣器发声, 在到达蜂鸣器之前需要均衡占空比, 从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频, 频率变为原来的二分之一即。 因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为 523. 3Hz,它的分频系数应该为： 0.375MHZ 0.375 106 716 523.3 523.3
广西科技大学鹿山学院 课程设计报告 课程名称：网页制作课程设计 课题名称：我的梦幻网 指导教师：韦灵 班级：计软141班 姓名：邓康言 学号： 20141409 成绩评定：
指导教师签字： 2015 年 07 月 07 日 目录 一. 网页制作课程设计目的 (3) 二. 1.实训意义： (3) 2.实训目的: (3) 二、课程设计内容 (5) 1.网站主题《我的梦幻网》 (5) 2.网站材料 (5) 3.网站规划 (5) 三、课程设计步骤 (6) 四、网站各模块实现 (7) 1.我的梦幻网模块功能： (7) 2.背景故事模块功能： (8) 3.宠物介绍模块功能： (9) 4.门派介绍模块功能 (10) 5.装备模块功能介绍： (11) 6.人物模块功能介绍： (12)
7.地图介绍模块功能： (14) 7.我的梦幻模块功能： (15) 五、总结及心得体会 (17) 一.网页制作课程设计目的 1.实训意义： 本次网页设计与制作实训是网页教学过程中重要的实践性教学环节.它是根据网页教学计划的要求.在教师的指导下进行网页制作专业技能的训练,培养学生综合运用理论知识分析和解决实际问题的能力,实现由理论知识向操作技能的培养过程.因此加强实践教学环节,搞好实训教学,对实现本专业的培养目标,提高学生的综合素质有着重要的作用. 2.实训目的: 通过综合实训进一步巩固,深化和加强我的理论知识 (1) 掌握规划网站的内容结构,目录结构,链接结构的方法。 (2) 熟练掌握网页制作软件Dreamweaver8和基本操作和使
用。 (3) 掌握页面的整体控制和头部内容设置的方法。 (4) 熟练掌握网页页面布局的各种方法。 (5) 熟练掌握在网页中输入,设置标题和正文文字的方法。 (6) 熟练掌握在网页中插入图像,Flash动画和背景音乐的方法。 (7) 熟练建立各种形式的超级链接的方法。 (8) 掌握表单网页制作方法。 (9) 掌握网页特效制作方法。 (10) 掌握网站测试的方法。 2. 训练和培养我获取信息和处理信息的能力,充分培养和提高动手能力,学会通过网站、书籍、素材等方式收集所需的文字资料、图像资料、Flash动画和网页特效等。 3. 培养我运用所学的理论知识和技能解决网站开发过程中所遇到的实际问题的能力及基本工作素质。 4. 培养我的理论联系实际的工作作风,严肃认真的科学态度以及独立工作的能力,树立自信心。
第1章汇编语言基础知识（全） 2010-10-18 19:32:40| 分类：答案集锦| 标签：|字号大中小订阅 第1章汇编语言基础知识 〔习题1.1〕简述计算机系统的硬件组成及各部分作用。 〔解答〕 CPU：包括运算器、控制器和寄存器组。运算器执行所有的算术和逻辑运算；控制器负责把指指令逐条从存储器中取出，经译码分析后向机器发出各种控制命令，并正确完成程序所要求的功能；寄存器组为 处理单元提供所需要的数据。 存储器：是计算机的记忆部件，它用来存放程序以及程序中所涉及的数据。 外部设备：实现人机交换和机间的通信。 〔习题1.2〕明确下列概念或符号： 主存和辅存，RAM和ROM，存储器地址和I/O端口，KB、MB、GB和TB 〔解答〕 主存又称内存是主存储器的简称，主存储器存放当前正在执行的程序和使用的数据，CPU可以直接存取，它由半导体存储器芯片构成其成本高、容量小、但速度快。辅存是辅助存储器的简称，辅存可用来长期保存大量程序和数据，CPU需要通过I/O接口访问，它由磁盘或光盘构成，其成本低、容量大，但速 度慢。 RAM是随机存取存储器的英语简写，由于CPU可以从RAM读信息，也可以向RAM写入信息，所以RAM也被称为读写存储器，RAM型半导体存储器可以按地址随机读写，但这类存储器在断电后不能保存信息；而ROM中的信息只能被读出，不能被修改，ROM型半导体通常只能被读出，但这类存储器断电 后能保存信息。 存储器由大量存储单元组成。为了区别每个单元，我们将它们编号，于是，每个存储单元就有了一个存储地址，I/O接口是由一组寄存器组成，为了区别它们，各个寄存器进行了编号，形成I/O地址，通常 称做I/O端口。 KB是千字节、MB是兆字节、GB是吉字节和TB是太字节，它们都是表示存储器存储单元的单位。 〔习题1.3〕什么是汇编语言源程序、汇编程序、目标程序？ 〔解答〕 用汇编语言书写的程序就称为汇编语言源程序；完成汇编工作的程序就是汇编程序；由汇编程序编 译通过的程序就是目标程序。