关于高速线路的布线问题解答
1、如何处理实际布线中的一些理论冲突的问题
问：在实际布线中，很多理论是相互冲突的；例如：1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？2。理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？多谢！
答：1. 基本上, 将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。所以, 一定要将晶振和芯片的距离进可能靠近。3. 确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。
2、在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？
答：信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
3、关于高速差分信号布线
问：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是
以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？谢谢！
答：会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。差分阻抗的计算是
2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。至于要大多少, 可用仿真软件算出来。
4、问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！
答：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。
5、关于高速PCB设计中信号层空白区域敷铜接地问题
问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？
答：般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如在dual stripline的结构时。
6、高速信号线的匹配问题
问：在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？
答：要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing
margin，分配一部份给走线长度的允许误差。至于，上述两种模式时序的计算，限于时间与篇幅不方便在此详述，请到下列网
https://www.doczj.com/doc/e81118079.html,/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。其中"Methodology for Determining Topology and Routing Guideline"章节内有详述。
7、问：在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？
答：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
8、如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,
有没有一些设计的基本思路? 谢谢
答：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz 的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz 的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
9、众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。mechanicalzkeepoutlayer,topoverlay,bottomoverlay,
toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer 这些层不知道它们的确切含义。希望您指教。
答：在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。
Mechnical: 一般多指板型机械加工尺寸标注层Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。
Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。Toppaste: 顶层需要露出铜皮上锡膏的部分。
Bottompaste: 底层需要露出铜皮上锡膏的部分。
Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短
路Bottomsolder: 应指底层阻焊层。
Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。
Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。10、一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线
往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？
答：各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子(此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。
11、（1）能否提供一些经验数据、公式和方法来估算布线的阻抗。（2）当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。（3）差分信号线中间可否加地线
答：1.以下提供两个常被参考的特性阻抗公式： a.微带线(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。b.带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。最好还是用仿真软件来计算比较准确。
2.选择端接(termination)的方法有几项因素要考虑: a.信号源(source driver)的架构和强度。b.功率消耗(power consumption)的大小。c.对时间延迟的影响，这是最重要考虑的一点。所以，很难说哪一种端接方式是比较好的。
3.差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。
12、能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？
答：现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，
盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。这些设计需求都有厂商可大量生产。以下提供几本不错的技术书籍：
1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；
13、有关柔性电路板的设计与加工
我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？谢谢
answer: 可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)
有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网”FPC”当关键词查询应该可以找到。
14、PCB的布线调整
我想请问一个问题:因觉机器布的不如意,调整起来反而费时。我一般是用的手工布线,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的(ABUS,DBUS,CBUS等),因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀。因为在布线的过程中,一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。二是调整线的宽度,使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。我想如果在布线的过程中,能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整，都让软件来干。那样就要快多了.我用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用,或是有其他什么办法,在此请教一下。
answer:线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。
SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00
Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)
1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。
SerDes知识详解 一、SerDes的作用 1.1并行总线接口 在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。 随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。 ?时钟到达两个芯片的传播延时不相等(clock skew) ?并行数据各个bit的传播延时不相等(data skew) ?时钟的传播延时和数据的传播延时不一致(skew between data and clock) 虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。这又进一步恶化了数据窗口。 源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，
也就是让它和数据信号经过相同的路径，保持相同的延时。这样PVT变化时，时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。 我们来做一些合理的典型假设，假设一个32bit数据的并行总线， a)发送端的数据skew = 50 ps ---很高的要求 b)pcb走线引入的skew = 50ps ---很高的要求 c)时钟的周期抖动jitter = +/-50 ps ---很高的要求 d)接收端触发器采样窗口= 250 ps ---Xilinx V7高端器件的IO触发器 可以大致估计出并行接口的最高时钟= 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。 利用源同步接口，数据的有效窗口可以提高很多。通常频率都在1GHz以下。在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。DDR Memory接口也算一种源同步接口，如DDR3在FPGA中可以做到大约800MHz的时钟。 要提高接口的传输带宽有两种方式，一种是提高时钟频率，一种是加大数据位宽。那么是不是可以无限制的增加数据的位宽呢？这就要牵涉到另外一个非常重要的问题-----同步开关噪声(SSN)。 这里不讨论SSN的原理，直接给出SSN的公式：SSN = L *N* di/dt。 L是芯片封装电感，N是数据宽度，di/dt是电流变化的斜率。 随着频率的提高，数据位款的增加，SSN成为提高传输带宽的主要瓶颈。图1.2是一个DDR3串扰的例子。图中低电平的理论值在0V,由于SSN的影响，低电平表现为震荡，震荡噪声的最大值达610mV，因此噪声余量只有1.5V/2-610mV=140mV。
现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 (一)Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在PCB详细设计前使用此工具，对互连线的不同情况进行仿真，把仿真结果存为拓扑结构模板，在后期详细设计中应用这些模板进行设计。 （2）DF/Signoise工具是信号仿真分析工具，可提供复杂的信号延时和信号畸变分析、IBIS 模型库的设置开发功能。SigNoise是SPECCTRAQUEST SI Expert和SQ Signal Explorer Expert进行分析仿真的仿真引擎，利用SigNoise可以进行反射、串扰、SSN、EMI、源同步及系统级的仿真。 （3）DF/EMC工具——EMC分析控制工具。 （4）DF/Thermax——热分析控制工具。 SPECCTRAQuest中的理想高速PCB设计流程： 由上所示，通过模型的验证、预布局布线的space分析、通过floorplan制定拓朴规则、由规
PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括：
随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈。过去主要用于光纤通信的串行通信技术——SERDES正在取代传统并行总线而成为高速接口技术的主流。本文阐述了介绍SERDES收发机的组成和设计，并展望了这种高速串行通信技术的广阔应用前景。 SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。 SERDES技术最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。 SERDES技术同样应用于局域网(LAN)通信。因为SERDES技术主要用来实现ISO模型的物理层，SERDES通常被称之为物理层(PHY)器件。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，SERDES技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。 随着半导体技术的迅速发展，计算机的性能和应用取得了长足进步。可是，传统并行总线技术——PCI 却跟不上处理器和存储器的进步而成为提高数据传输速率的瓶颈。新一代PCI标准PCI Express正是为解决计算机IO瓶颈而提出的(见表1)。PCI Express是一种基于SERDES的串行双向通信技术，数据传输速率为2.5G/通道，可多达32通道，支持芯片与芯片和背板与背板之间的通信。国际互联网络和信息技术的兴起促成了计算机和通信技术的交汇，而SERDES串行通信技术逐步取代传统并行总线正是这一交汇的具体体现。 SERDES系统的组成和设计 基于SERDES的高速串行接口采用以下措施突破了传统并行I/O接口的数据传输瓶颈：一是采用差分信号传输代替单端信号传输，从而增强了抗噪声、抗干扰能力；二是采用时钟和数据恢复技术代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。 一个典型SERDES收发机由发送通道和接收通道组成(见图1)：编码器、串行器、发送器以及时钟产生电路组成发送通道；解码器、解串器、接收器以及时钟恢复电路组成接收通道。顾名思义，编码器和解码器完成编码和解码功能，其中8B/10B、64B/66B和不规则编码(scrambling)是最常用的编码方案。串行器和解串器负责从并行到串行和从串行到并行的转换。串行器需要时钟产生电路，时钟发生电路通常由锁相环(PLL)来实现。解串器需要时钟和数据恢复电路(CDR)，时钟恢复电路通常也由锁相环来实现，但有多种实现形式如相位插植、过剩抽样等。发送器和接收器完成差分信号的发送和接收，其中LVDS和CML是最常用的两种差分信号标准。另外还有一些辅助电路也是必不可少的，例如环路(loopback)测试、内置误码率测试等等。 通信标准制订了严格的性能指标以确保系统的可靠性和互用性。SERDES芯片的主要性能指标包括抖动产生、抖动容忍、抖动转移以及系统误码率(BER)等。抖动产生取决于时钟发生电路特别是压控振荡器(VCO)的相位噪声；抖动容忍取决于时钟恢复电路容忍抖动的能力，而抖动转移是在用作中继器时必须满足的指
PCB三种特殊布线分享及检查方法详解 手术很重要，术后恢复也必不可少！各种PCB布线完成之后，就ok了吗？很显然，不是！PCB布线后检查工作也很必须，那么如何对PCB设计中布线进行检查，为后来的PCB设计、电路设计铺好路呢？本文会从PCB设计中的各种特性来教你如何完成PCB布线后的检查工作，做好最后的把关工作！ 在讲解PCB布线完成后的检查工作之前，先为大家介绍三种PCB的特殊走线技巧。将从直角走线，差分走线，蛇形线三个方面来阐述PCB LAYOUT的走线： 一、直角走线（三个方面） 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。 二、差分走线（等长、等距、参考平面） 何为差分信号（DifferenTIal Signal）？通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态0还是1。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面： 1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。 2、能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。
高速信号走线规则 随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。 高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。如上图所示。 规则二：高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示： 时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。 规则三：高速信号的走线开环规则 规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示：
时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。在设计中我们也要避免。 规则四：高速信号的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图： 也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五：高速PCB设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图： 相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。 规则六：高速PCB设计中的拓扑结构规则 在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。 如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。
布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到
本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。 1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。 2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads 可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。 3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同；二；从一个pcblayout到仿真算是水到渠成，让路走的更远； 三：现实的说薪资可以到达11-15K or more，却更轻松，更有价值，发言权，你不愿意吗？ 现在由于本人已技术转销售，现在就是生意人了哈哈，我也查询过各种仿真资料我发现很少，最多不过是Mentor Graphics 的HyperLynx ，candense的si工具，
但是他们真的太low了，精确度和完整性根本不能保证，最多是定性的能力，无法定量。真正的仿真是完整的die到die的仿真，是完整的系统的，是需要更高级的仿真软件，被收购的xxsigrity，xx ansys，hspicexx，adxx等等，这些软件才是真正的仿真。 本人提供各种软件及实战代码，例子，从基本入门到高级仿真，从电源仿真，到ddr仿真到高速串行仿真，应有尽有，，完全可以使用，想想以后的高薪，这点投入算什么呢？舍不得孩子套不住狼哦。 所有软件全兼容32位和64位系统。 切记本人还提供学习手册，你懂的，完全快速进入仿真领域。你懂的！ 希望各位好好斟酌，自己的路是哪个方向，是否想更好的发展，舍得是哲学范畴，投资看得是利润的最大化，学会投资吧，因为他值得拥有，骚年！ 注：本人也可提供培训服务，面面俱到，形象具体，包会！ 有购买和学习培训兴趣的请联系 QQ:2941392162
差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS
串行通信技术SERDES正成为高速接口的主流 串行通信技术SERDES正成为高速接口的主流 2009-08-21 13:44随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈。过去主要用于光纤通信的串行通信技术——SERDES正在取代传统并行总线而成为高速接口技术的主流。本文阐述了介绍SERDES 收发机的组成和设计，并展望了这种高速串行通信技术的广阔应用前景。 ? SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。 ? SERDES技术最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，
中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。 ? SERDES技术同样应用于局域网(LAN)通信。因为SERDES 技术主要用来实现ISO模型的物理层，SERDES通常被称之为物理层(PHY)器件。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，SERDES技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。 ? 随着半导体技术的迅速发展，计算机的性能和应用取得了长足进步。可是，传统并行总线技术——PCI却跟不上处理器和存储器的进步而成为提高数据传输速率的瓶颈。新一代PCI标准PCI Express正是为解决计算机IO瓶颈而提出的(见表1)。PCI Express是一种基于SERDES的串行双向通信技术，数据传输速率为2.5G/通道，可多达32通道，支持芯片与芯片和背板与背板之间的通信。国际互联网络和信息技术的兴起促成了计算机和通信技术的交汇，而SERDES串行通信技术逐步取代传统并行总线正是这一交汇的具体体现。
信号完整性背景 信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。
信号完整性含义 信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:
高速USB2．0设备的PCB板设计 通用串行总线(Universal Serial Bus)从诞生发展到今天，USB协议已从1．1过渡到2．O，作为其重要指标的设备传输速度，从1．5 Mbps；的低速和12 Mbps的全速，提高到如今的480 Mbps的高速。USB接口以其速度快、功耗低、支持即插即用、使用安装方便等优点得到了广泛的应用。目前，市场上以USB2．0为接口的产品越来越多，绘制满足USB2．0协议高速数据传输要求的PCB板对产品的性能、可靠性起着极为重要的作用，并能带来明显的经济效益。 USB2．0接口是目前许多高速数据传输设备的首选接口，实践表明：在高速USB主、从设备的研发过程中，正确设计PCB板能充分发挥USB2．O高速性能。但是，若PCB板设计不当，则传输速率可能根本达不到预期目的，甚至会导致高速USB2．0设备只能工作在全速状态。 下面介绍USB2．0设备高速数据传输PCB板设计。 1 USB2．0接口差分信号线设计 USB2．0协议定义由两根差分信号线(D+、D-)传输高速数字信号，最高的传输速率为480 Mbps。差分信号线上的差分电压为400 mV，差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。差分线2D模型如图1所示。 差分线由两根平行绘制在PCB板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er+1．41)]}ln[5．98H/(0．8W+T)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在
设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，
差模电压与共模电压 我们需要的是整个有意义的“输入信号”，要把两个输入端看作“整体”。 就像平面坐标需要用 x,y 两个数表示，而到了高中或大学就只要用一个“数”v，但这个 v 是由 x,y 两个数构成的“向量”…… 而共模、差模正是“输入信号”整体的属性，差分输入可以表示为 vi = (vi+, vi-) 也可以表示为 vi = (vic, vid) c 表示共模， d 表示差模。两种描述是完全等价的。只不过换了一个认识角度，就像几何学里的坐标变换，同一个点在不同坐标系中的坐标值不同，但始终是同一个点。 运放的共模输入范围：器件（运放、仪放……）保持正常放大功能（保持一定共模抑制比 CMRR）条件下允许的共模信号的范围。 显然，不存在“某一端”上的共模电压的问题。但“某一端”也一样存在输入电压范围问题。而且这个范围等于共模输入电压范围。 道理很简单：运放正常工作时两输入端是虚短的，单端输入电压范围与共模输入电压范围几乎是一回事。 对其它放大器，共模输入电压跟单端输入电压范围就有区别了。例如对于仪放，差分输入不是 0，实际工作时的共模输入电压范围就要小于单端输入电压范围了。
可以通俗的理解为： 两只船静止在水面上，分别站着两个人，A和B。 A和B相互拉着手。当船上下波动时，A才能感觉到B变化的拉力。这两个船之间的高度差就是差模信号。 当水位上升或者下降时，A并不能感觉到这个拉力。 这两个船离水底的绝对高度就是共模信号。 于是，我们说A和B只对差模信号响应，而对共模信号不响应。当然，也有一定的共模范围了，太低会沉到水底，这样船都无法再波动了。太高，会使会水溢出而形成水流导致船没法在水面上停留 理论上，A和B应该只是对差模有响应 但实际上，由于船上下颠簸，A和B都晕了，明明只有共模，却产生了幻觉：似乎对方相对自己在动。这就说明，A和B内力较弱，共模抑制比不行啊。 当然,差模电压也不可以太大，否则会导致把A和B拉开。 主要是 “共模是两输入端的算术平均值,差模是直接的同相端与反相端的差值”。 共模电压应当是从源端看进来时，加到放大电路输入端的共同值，差模则是加到放大电路两个输入端的差值。 共模电压有直流的，也有交流的。直流的称为直流共模抑制（比），交流的称为交流共模抑制（比），统称共模抑制（比）。一般
PCB高速信号电路设计的三大布线技巧详解 PCB 板的设计是电子工程师的必修课，而想要设计出一块完美的PCB 板也并不是看上去的那么容易。一块完美的PCB 板不仅需要做到元件选择和设置合理，还需要具备良好的信号传导性能。本文将会就PCB 高速信号电路设计中的布线技巧知识，展开详细介绍和分享，希望能够对大家的工作有所帮助。 合理使用多层板进行PCB 布线 在PCB 板的实际设计过程中，大部分工程师都会选择使用多层板来完成高速信号布线工作，这种多层板既是必不可少的组成部分，也是帮助工程师降低电路干扰的有效手段。在利用多层板来完成PCB 的高速信号电路设计时，工程师需要合理的选择层数来降低印制板尺寸，充分利用中间层来设置屏蔽，实现就近接地，能有效降低寄生电感，缩短信号传输长度，降低信号间的交叉干扰等等，所有这些方法对高速电路的可靠性工作都是非常有利的。 除了上面所提到的几种利用多层板提升PCB 信号传输可靠性的方法外，还有一部分权威资料显示，同种材料时四层板要比双面板的噪声低20dB。引线弯折越少越好，最好采用全直线，需要转折，可用45 度折线或圆弧转折，可以减小高速信号对外的发射和相互间的耦合，减少信号的辐射和反射。 高速电路器件管脚间的引线越短越好 在进行PCB 高速信号电路的设计和布线过程中，工程师需要尽可能的缩短高速电路器件管脚之间的引线，以为引线越长，带来的分布电感和分布电容值越大，这将会导致高速电路系统发生反射、振荡等。 除了要尽可能的缩短高速电路元件管脚之间的引线之外，在PCB 布线的过程中，各个高速电路器件管脚间的引线层间交替越少越好，就是元件连接过程中所用的过孔越少越好。通常来说，一个过孔可带来约0.5pF 的分布电容，这将
什么是差分信号？ 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+ 高速电路 （由于高速电路有很多参考资料，本文并不侧重全面讲述原理、各种匹配和计算方法，而是侧重评析一些高速电路的优缺点，并对常用电路进行推荐使用。） 一、高速信号简介： 常见的高速信号有几种：ECL电平、LVDS电平、CML电平 其中ECL电平根据供电的不同还分为： ECL――负电源供电（一般为－5.2v） PECL――正5V供电 LVPECL――正3v3供电，还有一种2.5V供电 一般情况下，常见的高速信号都是差分信号，因为差分信号的抗干扰能力比较强，并且自身产生的干扰比较小，能够传输比较高的速率。 二、几种常见的高速信号： 1、PECL电平 从发展的历史来说，ECL信号最开始是采用－5.2V供电的（为何采用负电源供电下面会详细说明），但是负电源供电始终存在不便，后来随着工艺水平的提升，逐渐被PECL 电平（5V供电）所替代，后来随着主流芯片的低电源供电逐渐普及，LVPECL也就顺理成章地替代了PECL电平。 PECL信号的输出门特点： A、输出门阻抗很小，一般只有4～5欧姆左右： a、输出的驱动能力很强；直流电流能达到14mA； b、同时由于输出门阻抗很小，与PCB板上的特征阻抗Z0（一般差分100欧姆），相差 甚远当终端不是完全匹配的时候，信号传到终端后必然有一定的反射波，而反射波传会到源端后，也不能在源端被完全匹配，这样必然发送二次反射。正因为存在这样的二次反射，导致了PECL信号不能传输特别高的信号。一般155M、622M的信号还都在使用PECL/LVPECL信号，到了2.5G以上的信号就不用这种信号了。 c、 B、PECL信号的回流是依靠高电平平面（即VCC）回流的，而不是低电平平面回流。所以， 为了尽可能的避免信号被干扰，要求电源平面干扰比较小。也就是说，如果电源平面干扰很大，很可能会干扰PECL信号的信号质量。 a、这就是ECL信号出现之初为何选用负电源供电的根本原因。一般情况下，我们认为 GND平面是比较干净的平面。因为我们可以通过良好的接地来实现GND的平整（即干扰很小）。 b、从这个角度来说，PECL信号和LVPECL信号都是容易受到电源（VCC）干扰的，所以 必须注意保证电源平面的噪声不能太大。 C、对于输出门来说，P/N二个管脚不管输出是高还是低，输出的电流总和是一定的（即恒 流输出）。恒流输出的特性应该说是所有的差分高速信号的共同特点（LVDS/CML电平也是如此）。这样的输出对电源的干扰很小，因为不存在电流的忽大忽小的变化，这样对电源的干扰自然就比较小。而普通的数字电路，如TTL/CMOS电路，很大的一个弊病就是干扰比较大，这个干扰大的根源之一就是对电源电流的需求忽大忽小，从而导致供电平面的凹陷。 D、PECL的直流电流能达到14mA，而交流电流的幅度大约为8mA（800mV/100ohm），也就 是说PECL的输出门无论是输出高电平还是低电平，都有直流电流流过，换一句话说PECL 的输出门（三极管）始终工作在放大区，没有进入饱和区和截至区，这样门的切换速度就可以做得比较快，也就是输出的频率能达到比较高的原因之一。 下面是PECL电平的输入门结构： 其中分为二种：一种是有输入直流偏置的，一种是没有输入直流偏置，需要外接直流偏置的。 一般情况下，ECL/PECL/LVPECL信号的匹配电阻（差分100欧姆）都是需要外加的，芯片内部不集成这个电阻。 大家可以看到，VCC-1.3V为输入门的中间电平（即输入信号的共模电压），对于LVPECL 来说大约为2V，对于PECL来说为3.7V。 也就是说，我们要判断一个PECL/LVPECL电平输入能否被正常接收，不仅要看交流幅度能否满足输入管脚灵敏度的要求，而且要判断直流幅度是否在正常范围之内（即在VCC-1.3V 左右，不能偏得太大，否则输入门将不能正常接收）。在这一点上与LVDS有很大的差别，务必引起注意。高速电路 接口电平最佳详解.
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