容性负载的反射
感性负载:即和电源相比当负载电流滞后负载电压一个相位差时负载为感性(如负载为电动机;变压器;)
容性负载:即和电源相比当负载电流超前负载电压一个相位差时负载为容性(如负载为补偿电容)
阻性负载:即和电源相比当负载电流负载电压没有相位差时负载为阻性(如负载为白帜灯:电炉)
所有的实际接收器都有输入门电容，接收器的封装引线与返回路径间也可能存在电容，这样就相当于在传输线的末端端接了一个容性负载，如图1所示。系统的响应波形与单纯开路完全不同，因为，电容是一个与时间相关的负载，它的瞬态阻抗随时间变化而变化，时域中电容的阻抗为
式中，Vc，＝VL表示电容器两端的瞬态电压，C为电容量。
图1 容性末端负载的反射
如果信号上升速度快于电容充电速度，那么在信号上升沿刚刚到达时电容两端电压将迅速上升，阻抗很小。随着电容不断充电，电容两端的电压变化率缓慢下降，电容阻抗明显增大，时间足够长后，电容充电饱和，就相当于开路。
瞬态阻抗决定反射系数，随着电容充电到饱和，反射系数也经历由－1到1的变化，这种变化带来波形的特殊变化情形，如图2和图3所示给出了当末端电容分别为0pF、2pF、5pF、10pF时，仿真得到源端电压Vinput及负载电压VL的波形。
图2 末端负载电容变化时的源端电压
图3 末端负载电容变化时的接收端电压
可见，容性负载的存在给接收端信号带来了下冲噪声及上升时间的变长。事实上，就像通过电阻向电容充电，充电过程的10％～90％的上升时间记为
其中，Zo为传输线特性阻抗。容性负载将给接收端信号的10％～90％的上升时间带来时延。例如，电容为2pF，传输线阻抗为50Ω时，时延约为0.2 ns。对于上升时间Ins的信号，无足轻重，但对于上升时间0，1 ns的信号，从图3所示中就可以看出它的影响。此外，电容越大，其影响也就越大。
除终端电容外，测试焊盘、过孔、拐角、桩线等还会在均匀传输线的中途引入容性加载阻抗，用“Hyperlynx”仿真如图4所示的电路得到的结果如图4所示。可以看出，此电容带来的危害有欠冲及振铃，尤其是欠冲，会随着电容的增大变得越来越厉害。
图4 均匀传输线的中途引入容性阻抗
不管是末端端接电容还是中途的不连续性寄生电容，都将造成欠冲及延长上升沿时间的问题，所以必须控制电路中的容性负载。首先，上述影响是由容性阻抗的负反射造成的，定义在信号上升边沿的瞬时容抗为
当信号上升沿到达此电容时，这个并联在信号路径和返回路径之间的容抗会引起负反射。为了尽量减小这种不连续的影响，并联阻抗越大越好，通常要求加载电容的容抗Zg远远大于传输线特性阻抗Zo，即
Zc＞＞Zo
图5 中途容性负载变化时的接收端波形
根据经验，定义
Zc＞5Zo
也就是说，电路中允许并联跨接的最大电容为
可见，随着时钟频率的升高和上升沿的变短，对电路中寄生并联电容的限制越来越大，也给PCB设计和元件选择提出更高的要求。
PCB走线中途容性负载反射
很多时候，PCB走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两个方面分析，对起点和终点都有影响。
首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。
我们知道，信号的反射与信号感受到的阻抗变化有关，因此为了分析，我们看一下，电容引起的阻抗变化。在电容开始充电的初期，
阻抗表示为：
这里dV实际上是阶跃信号电压变化，dt为信号上升时间，电容阻抗公式变为：
从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容两端的初期，电容的阻抗与信号上升时间和本身的电容量
有关。
通常在电容充电初期，阻抗很小，小于走线的特性阻抗。信号在电容处发生负反射，这个负电压信号和原信号叠加，使得发射端的
信号产生下冲，引起发射端信号的非单调性。
对于接收端，信号到达接收端后，发生正反射，反射回来的信号到达电容位置，那个样发生负反射，反射回接收端的负反射电压同
样使接收端信号产生下冲。
为了使反射噪声小于电压摆幅的5%（这种情况对信号影响可以容忍），阻抗变化必须小于10%。那么电容阻抗应该控制在多少？电容的阻抗表现为一个并联阻抗，我们可以用并联阻抗公式和反射系数公式来确定它的范围。对于这种并联阻抗，我们希望电容阻抗越大越好。假设电容阻抗是PCB走线特性阻抗的k倍，根据并联阻抗公式得到电容处信号感受到的阻抗为：
阻抗变化率为：，即，也就是说，根据这种理想的计算，电容的阻抗至少要是PCB特性阻抗的9倍以上。实际上，随着电容的充电，电容的阻抗不断增加，并不是一直保持最低阻抗，另外，每一个器件还会有寄生电感，使阻抗增加。
因此这个9倍限制可以放宽。在下边的讨论中假设这个限制是5倍。
有了阻抗的指标，我们就可以确定能容忍多大的电容量。电路板上50欧姆特性阻抗很常见，我就用50欧姆来计算。
得出：
即在这种情况下，如果信号上升时间为1ns，那么电容量要小于4皮法。反之，如果电容量为4皮法，则信号上升时间最快为1ns，
如果信号上升时间为0.5ns，这个4皮法的电容就会产生问题。
这里的计算只不过是为了说明电容的影响，实际电路中情况十分复杂，需要考虑的因素更多，因此这里计算是否精确没有实际意义。关键是要通过这种计算理解电容是如何影响信号的。我们对电路板上每一个因素的影响都有一个感性认识后，就能为设计提供必要的指
导，出现问题就知道如何去分析。精确的*估需要用软件来仿真。
总结：
1 PCB走线中途容性负载使发射端信号产生下冲，接收端信号也会产生下冲。
2 能容忍的电容量和信号上升时间有关，信号上升时间越快，能容忍的电容量越小。
