第五章锁存器和触发器u锁存器
RS锁存器、门控RS锁存器、D锁存器u触发器的电路结构与工作原理
一、主从触发器
二、维持阻塞触发器
u触发器的逻辑功能
一、RS触发器
二、JK触发器
三、D触发器
四、T触发器
五、T/触发器
锁存器和触发器
触发器（FF：Flip-Flop)的特点：
?有两个稳态0、1
?可存储一位二进指数（有记忆功能）
?有两个互补输出，且输出不仅与输入有关，还和原状态有关。按电路结构分类：
★基本RS锁存器
★门控RS锁存器
★主从触发器，主从RS；主从JK
★边沿触发器，边沿JK；边沿D
按功能分类：
RS触发器、JK触发器、D触发器、T触发器、T’触发器
功能描述：
◆功能表（真值表）（特性表）
◆特性方程（表达式）（状态方程）
◆状态图
◆时序图
1
Q RS 输入，为触发信号，Q 和状态输出规定Q 的状态即锁存器或触发器的状态。输入RS 直接控制输出
1
+n Q
——次态，下一刻稳定的状态。n
Q
——现态，现在稳定的状态。
§5.1 锁存器
加有效信号，Q 不管原来状态为何，Q 都为1
——置位，置“1”。S ——置位端
加有效信号，Q 不管原来状态为何，Q 都为0
——复位，置“0”。R ——复位端
Q 状态转换的过程（Q 由0→1，或由1→0），称锁存器状态翻转。
基本RS 锁存器只能在SR 作用下置“1”或置“0”——称置“1”置“0”锁存器。
基本RS 锁存器
n n Q Q =+12、工作原理：
（1）S=R=1时：Q n+1=Q n ；锁存器状态保持不变0
,1==Q Q （2）S=0，R=1时：锁存器处于1
,1==Q Q （3）S=1，R=0时：
锁存器处于01
==Q Q （4）R=S=0时：
，（与非门组成的电路）
——非0非1态（不定状态，不允许出现）
基本RS 锁存器
4、由或非门组成的基本RS 锁存器：
Q n+1R S 功能Q n 功能表
0 1置111011 0
置000011 1
01
××
不定
0 0保持0101
基本锁存器的特点总结：
※有两个互补的输出端，有两个稳定的状态。
※有复位（Q=0）、置位（Q=1）、保持原状态三种功能。※R 为复位输入端，S 为置位输入端，可以是低电平有效，也可以是高电平有效，取决于锁存器的结构。
※由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。
基本RS 锁存器
5、基本RS 锁存器的应用：
用于数码寄存，消除机械开关引起的毛刺等。
例1：用基本RS 构成二位二进制数码寄
工作过程，分两拍接收：（1）清“0”：
C R =0 （有效）L
D =0 （无效）Q 1Q 0=00 （2）接收数据：
C R =1（无效）L
D =1 （有效）
Q 1Q 0=D 1D 0状态保持不变。
基本RS 锁存器
+Vcc +5V
例3设计一个3人抢答电路。3人A 、B 、C 各控制一个按键开关KA 、KB 、KC 和一个发光二极管DA 、DB 、DC 。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。
利用锁存器的“记忆”作用，使抢答电路工作更可靠、稳定。
+Vcc +5V
如图：G 1、G 2构成基本RS ；G 3、G 4控制门。
Q
CP CP 二、门控RS 锁存器：
E
E
例：基本RS 0。
画Q 波形。
例：门控RS,E 、R 、S 波形已知，Q 初态为0。画Q 波形。
基本、门控RS 锁存器例题
E
三、D 锁存器
Q
G 3G 11、结构组成与符号：
2、工作原理：
Q n+1= D
——D 锁存器的特性方程。
D 锁存器
3、时序图：（初态=0
）
CP D
Q
（1）时钟电平控制，输入信号之间没有约束；
（2）在E=1期间，触发器的输出跟随输入；
只有当E 脉冲的下降沿到来时，才将下降沿前一刻的D 值锁
存起来。-----D 锁存器
4、主要特点：
E
一、主从RS 触发器
1、组成及符号：（可由
由两个门控RS §5.2 触发器的电路结构与工作原理
2、工作原理：（1）CP=1时：
主触发器接收信号RS ，其状态根据RS 信号触发
主从
RS
触发器
)(
0,616RS SR Q R S Q n n 同步=+=+从触发器
被封，Q
因为：若R=0 S=1 ,Q 6=1→Q=1
R=1 S=0 , Q 6=0→Q=0
R=0=S=0 , Q 6状态不变，Q 状态不变。R=S=1 不允许。
（2）7、8被封，S R 信号不影响从触发器：门3、4打开，从触发器根据一间主触发器的状态翻转。
主从RS触发器
（3）CP=0时：
主触发器被禁止，状态不受RS影响；
从触发器，状态亦不变。
（4）CP 时：
从触发器禁止，状态不变；
主触发器打开，接收信号R S，Q6根据
主从RS触发器
3、特点：
u有两个同步RS组成，受互补时钟控制。
u触发翻转只在CP的跳变沿进行
（本例为负跳沿，下降沿）
改变电路，也可为正跳沿（上升沿）
u对于负跳沿触发的主从触发器：输入信号在
CP 前加入，为主触发准备，CP=1
时，输入信号不变，在CP 触发翻转。
对于正跳在
加入，为主触发翻转作准备，CP=0
时，输入信号不变，在翻转。
例：主从RS
主从RS
触发器
在画主从触发器的波形图时，应注意以下两点：
（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）（2）判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。
主从JK
触发器
4、主从JK ：
JK 主从触发器特性方程：
JK 之间无约束。
锁存器和触发器 1．分析图1所示电路的功能，列出功能表。 图1 2．若图2 a所示电路的初始状态为Q = 1，E、S、R端的输入信号如图2 b 所示，试画出相应Q和Q端的波形。 S G3 Q Q E R S (a) (b) 图2 3．试用1片八D锁存器74HC373设计一个能锁存两位BCD码信号的锁存电路。假定三态输出使能端OE=0，锁存器原输出Q7Q6Q5Q4Q3Q2Q1Q0=10010100（94D），而输入为D7D6D5D4D3D2D1D0=10010101（95D），画出锁存器锁存新数据前、后使能端LE应输入的波形和相应Q 的波形。 4．触发器的逻辑电路如图4所示，确定其应属于何种电路结构的触发器。
9 Q Q 图4 5．上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP （CP）和D 的波形如图5所示。分别画出它们的Q端波形。设触发器的初始状态为0。 D D D CP（CP） 图5 6．设下降沿触发的JK触发器初始状态为0，CP、J、K信号如图6所示，试画出触发器Q端的输出波形。 J K 图6 7．逻辑电路如图7所示，试画出在CP作用下，φ0、φ1、φ2和φ3的波形。
图7 8．电路如图 8所示，设各触发器的初态为 0，画出在CP脉冲作用下Q端波 形。 Q1 Q1 3 Q3 4 Q4 CP (a) (b) (c) (d) 图8 9．逻辑电路如图9所示，已知CP和X 的波形，试画出Q1和Q2的波形。触发 器的初始状态均为0。 X 1 X 图9 10．两相脉冲产生电路如图10所示，试画出在CP作用下φ1、φ2的波形，并 说明φ1和φ2的时间关系。各触发器的初始状态为0。
第5章 锁存器与触发器 习题与参考答案 [题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。（设Q 初始状态为0） S R S R S R Q Q . . . . 图题5-1 解： S R . Q Q . . . . [题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。（设Q 初始状态为0） S R S R Q Q . . . S R . . . . 图题 5-2 解： S R . Q Q . ... . . [题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。（设Q 初始状态为0） C1S R S R Q Q . . . . CLK S R CLK . . . 图题5-3 解：
S R CLK . . Q Q . . [题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。（设Q 初始状态为0） C1 D D Q Q . . . . CLK D CLK . . 图题5-4 解： D CLK . . Q Q . . . . [题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。（设Q 初始状态为0） C1 1D D Q Q . . . . CLK D CLK . . . D Q Q . . . . CLK D CLK . . . C1 1D （1） （2） 图题5-5 解： D CLK . . . D CLK . .. （1） （2） Q Q . . . .
寄存器-触发器-锁存器区别与联系
1.1 寄存器 在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 1.2 锁存器 由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路。数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 1.3 缓冲器 缓冲器相当于一个寄存器，暂时保存数据.缓冲是用来在两种不同速度的设备之间传输信息时平滑传输过程的常用手段。除了在关键的地方采用少量硬件缓冲器之外，大都采用软件缓冲。软件缓冲区是指在I/O操作期间用来临时存放输入/输出数据的一块存储区域。在操作系统中，引入缓冲的主要原因如： 缓和CPU与l/0设备间速度不匹配的矛盾。一般情况下，程序的运行过程是时而进行计算，时而进行输入或输出。以输出为例，如果没有缓冲，则程序在输出时，必然由于打印机的速度跟不上而使CPU停下来等待;然而在计算阶段，打印机又无事可做。如果设置一个缓冲区，程序可以将待输出的数据先输出到缓冲区中，然后继续执行;而打印机则可以从缓冲区取出数据慢慢打印。 1.4 寄存器和锁存器的区别 （1）寄存器是同步时钟控制，而锁存器是电位信号控制。 （2）寄存器的输出端平时不随输入端的变化而变化，只有在时钟有效时才将输入端的数据送输出端（打入寄存器），而锁存器的输出端平时总随输入端变化而变化，只有当锁存器信号到达时，才将输出端的状态锁存起来，使其不再随输入端的变化而变化 可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。 一、锁存器 1. 锁存器的工作原理 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
一、锁存器 锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。 锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。 应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 缺点：时序分析较困难。 不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。 优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。 二、触发器 触发器（Flip-Flop，简写为 FF），也叫双稳态门，又称双稳态触发器。是一种可以在两种状态下运行的数字逻辑电路。触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。 触发器（flip-flops）电路相互关联，从而为使用内存芯片和微处理器的数字集成电路（IC）形成逻辑门。它们可用来存储一比特的数据。该数据可表示音序器的状态、计数器的价值、在计算机内存的ASCII字符或任何其他的信息。 有几种不同类型的触发器（flip-flops）电路具有指示器，如T（切换）、S-R（设置/重置）J-K（也可能称为Jack Kilby）和D（延迟）。典型的触发器
寄存器，触发器，锁存器之间的区别与联系 寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只叫寄存器和锁存器两种，在时序电路中寄存器的作用就是只在时钟的边沿有效传输data （setup time和hold time满足），而锁存器则在有效电平器件都可以传输data 寄存器:register，由时钟沿触发的，一般是主从的,我们这数字电路里也学过主要是由传输门和反向器构成,应用很广！ 锁存器:latch，由电平触发,有很很多种，有我们数字电路里学的JK,RS等，一般是用传输门和反向器构成构成在较多，其优点是面积小，但时序分析较困难! 触发器一般是指寄存器:flip-flop D触发器上电时Q和Q非的电平是怎样的？ D触发器刚上不定的。只有当有反馈后才知道。可以在R、S端加RC延时电路来预制初态 锁存器 在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。 触发器 触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。有一些教科书里的触发器实际是锁存器。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。 钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D 触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。两个D锁存器可以构成一个D触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升
第五章锁存器和触发器u锁存器 RS锁存器、门控RS锁存器、D锁存器u触发器的电路结构与工作原理 一、主从触发器 二、维持阻塞触发器 u触发器的逻辑功能 一、RS触发器 二、JK触发器 三、D触发器 四、T触发器 五、T/触发器
锁存器和触发器 触发器（FF：Flip-Flop)的特点： ?有两个稳态0、1 ?可存储一位二进指数（有记忆功能） ?有两个互补输出，且输出不仅与输入有关，还和原状态有关。按电路结构分类： ★基本RS锁存器 ★门控RS锁存器 ★主从触发器，主从RS；主从JK ★边沿触发器，边沿JK；边沿D 按功能分类： RS触发器、JK触发器、D触发器、T触发器、T’触发器 功能描述： ◆功能表（真值表）（特性表） ◆特性方程（表达式）（状态方程） ◆状态图 ◆时序图
1 Q RS 输入，为触发信号，Q 和状态输出规定Q 的状态即锁存器或触发器的状态。输入RS 直接控制输出 1 +n Q ——次态，下一刻稳定的状态。n Q ——现态，现在稳定的状态。 §5.1 锁存器
加有效信号，Q 不管原来状态为何，Q 都为1 ——置位，置“1”。S ——置位端 加有效信号，Q 不管原来状态为何，Q 都为0 ——复位，置“0”。R ——复位端 Q 状态转换的过程（Q 由0→1，或由1→0），称锁存器状态翻转。 基本RS 锁存器只能在SR 作用下置“1”或置“0”——称置“1”置“0”锁存器。 基本RS 锁存器 n n Q Q =+12、工作原理： （1）S=R=1时：Q n+1=Q n ；锁存器状态保持不变0 ,1==Q Q （2）S=0，R=1时：锁存器处于1 ,1==Q Q （3）S=1，R=0时： 锁存器处于01 ==Q Q （4）R=S=0时： ，（与非门组成的电路） ——非0非1态（不定状态，不允许出现）
5 锁存器和触发器 5.2 锁 存 器 5.2.1 分析图题5.2.1所示电路的功能，列出功能表。 解：由逻辑电路图，可以得到Q 端和Q 端得逻辑表达式 Q S Q Q R Q =?=? 根据上面两式，可以得到该锁存器的功能表，如表题解5.2.1所示。 5.2.2 用CMOS 电路74HCT02或非门构成消除机械开关抖动影响的电路如图题5.2.2所示，试画出在开关S 由位置A 到B 时Q 和Q 端的波形。如改用TTL 电路 74LS02实现，R 1、R 2取值的大致范围为多少？整个电路的功耗发生什么变化？ 解： 如图题5.2.2所示，开关接通A 点时，Q=0，Q =1。当开关触点拨离A 点瞬间，由于Q =1的作用，其抖动不会影响Q=0的状态。在开关悬空期间，锁存器保持状态不变。开关触点第
一次接通B 点，就使Q 翻转为0，Q 翻转为1.此时开关触点已离开A 点，在Q=1的作用下，即使触点的抖动会使B 点电平发生跳动，也不会改变Q =0的状态。该过程中的Q 和Q 的波形如图题解5.2.2（a ）所示。 如果改用TTL 电路74LS02实现，由于其输入电路如图题解5.2.2（b ）点画线框 内所示，所以当开关未接通A 点时，电源﹢V CC 将通过集成电路内部的电阻r 1和肖特基二极管D 1向电路外接电阻R 1注入电流I i 。如果R 1阻值过大，I i 在该电阻上产生的压降有可能超过TTL 电路所允许的低电平输入电压最大值max IL V ，从而电路可能发生逻辑混乱。 可以列出下列不等式 max 1max 1 CC FSBD IL IL V V V R V r --≤ 74LS 系列电路规定V CC =﹢5V ，max IL V =0.8V 。74LS02中，r 1的典型值为20k Ω，肖特基二极管正向导通时的典型压降FSBD V =0.4V 。将上述参数代入不等式，可得R 1≤4.2k Ω。 为了降低电路功耗，R 1取值不宜过小，一般应大于500Ω。所以R 1得取值范围应为 500Ω≤R 1≤4.2k Ω 2R 的取值与R 1相同。 TTL 电路的静态功耗大于CMOS 电路，同时考虑到R 1和R 2的功耗，用74LS02构成图题5.2.2所示的电路，功耗将显著增大。 5.2.5 若图5.2.8(a)所示电路的初始状态为Q=1，E 、S 、R 端的输入信号如图题5.2.5所示，试画出相应Q 和Q 端的波形。 解：设初态Q=1，按照图题5.2.5所示波形，推导出图5.2.8（a ）电路的输出端Q 和Q 的波形如图题解5.2.5所示。