EDA课程设计——8位加法器的设计与序列检测器的设计
（一）、设计目的：
1、学习使用ＥＤＡ集成设计软件MaxplusⅡ，了解电路描述、综合、模拟过程。
2、学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL 程序的基本结构。
3、掌握使用ＥＤＡ工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。
（二）、设计要求：
1、根据设计题目要求完成设计输入、综合、模拟仿真验证。
2、提供设计报告，报告要求包括以下内容：设计思路、设计输入文件、设计与调试过程、模拟仿真结果和设计结论。
（三）、设计内容：
设计A：8位加法器的设计
设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器.
设计B：序列检测器的设计
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。今要求设计一个8位的序列检测器，在检测过程中，任何一位不相等都将回到初始状态重新开始检测；当一串待检测的串行数据进入检测器后，若此数在每位的连续检测中都与预置的密码数相同，则输出“A”，否则仍然输出“B”。
(四)、设计报告要求：
(1)画出系统的原理框图，说明系统中各主要组成部分的功能。
(2)编写各个VHDL源程序。
(3)根据软件编好用于系统仿真的测试文件。根据软件及编好用于硬件验证的管脚锁定文件。(拟采用的芯片的型号可为EPM7128SLC84-6或EPF10K10LC84-3进行硬件验证。)
(5)记录系统仿真验证结果。
(6)记录实验过程中出现的问题及解决办法。
设计内容：
设计A：8位加法器的设计
设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器.
1、设计思路
加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图A.1所示。
图A.18位二进制并行加法器的电路原理图
2.VH DL源程序
1)4位二进制并行加法器的源程序ADDER4B.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS--4位二进制并行加法器PORT(C4:IN STD_LOGIC;--低位来的进位A4:IN STD_LOGIC_VECTOR(3DOWNTO0);--4位加数
B4:IN STD_LOGIC_VECTOR(3DOWNTO0);--4位被加数
S4:OUT STD_LOGIC_VECTOR(3DOWNTO0);--4位和
CO4:OUT STD_LOGIC);--进位输出
END ENTITY ADDER4B;
ARCHITECTURE ART OF ADDER4B IS
SIGNAL S5:STD_LOGIC_VECTOR(4DOWNTO0);
SIGNAL A5,B5:STD_LOGIC_VECTOR(4DOWNTO0);
BEGIN
A5<='0'&A4;--将4位加数矢量扩为5位，为进位提供空间
B5<='0'&B4;--将4位被加数矢量扩为5位，为进位提供空间
S5<=A5+B5+C4;
S4<=S5(3DOWNTO0);
CO4<=S5(4);
END ARCHITECTURE ART;
4位二进制并行加法器的电路原理图如图A.2所示。
图A.2
2)8位二进制加法器的源程序ADDER8B.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8B IS--由4位二进制并行加法器级联而成的8位二进制加法器PORT(C8:IN STD_LOGIC;
A8:IN STD_LOGIC_VECTOR(7DOWNTO0);
B8:IN STD_LOGIC_VECTOR(7DOWNTO0);
S8:OUT STD_LOGIC_VECTOR(7DOWNTO0);
CO8:OUT STD_LOGIC);
END ENTITY ADDER8B;
ARCHITECTURE ART OF ADDER8B IS
COMPONENT ADDER4B IS--对要调用的元件ADDER4B的界面端口进行定义PORT(C4:IN STD_LOGIC;
A4:IN STD_LOGIC_VECTOR(3DOWNTO0);
B4:IN STD_LOGIC_VECTOR(3DOWNTO0);
S4:OUT STD_LOGIC_VECTOR(3DOWNTO0);
CO4:OUT STD_LOGIC);
END COMPONENT ADDER4B;
SIGNAL SC:STD_LOGIC;--4位加法器的进位标志
BEGIN
U1:ADDER4B--例化(安装)一个4位二进制加法器U1
PORT MAP(C4=>C8,A4=>A8(3DOWNTO0),B4=>B8(3DOWNTO0),S4=>S8(3 DOWNTO0),CO4=>SC);
U2:ADDER4B--例化(安装)一个4位二进制加法器U2
PORT MAP(C4=>SC,A4=>A8(7DOWNTO4),B4=>B8(7DOWNTO4),S4=>S8(7 DOWNTO4),CO4=>CO8);
END ARCHITECTURE ART;
8位二进制并行加法器的电路原理图如图A.3所示。
图A.3
3)8位二进制并行加法器的波形仿真图如图A.3所示。
图A.3
仿真结果：根据仿真波形判断程序没有错误。
设计B：序列检测器的设计
1．设计思路
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。如图B.1所示，当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A’’，否则仍然输出“B"。
图B.18位序列检测器
2．VHDL源程序
1)8位序列检测器的源程序CHK.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CHK IS
PORT(DIN:IN STD_LOGIC;--串行输入数据位
CLK,CLR:IN STD_LOGIC;--工作时钟/复位信号
D:IN STD_LOGIC_VECTOR(7DOWNTO0);--8位待检测预置数
AB:OUT STD_LOGIC_VECTOR(3DOWNTO0));--检测结果输出
END CHK;
ARCHITECTURE ART OF CHK IS
SIGNAL Q:INTEGER RANGE0TO8;
BEGIN
PROCESS(CLK,CLR)IS
BEGIN
IF CLR='1'THEN Q<=0;
ELSIF CLK'EVENT AND CLK='1'THEN--时钟到来时，判断并处理当前输入的位CASE Q IS
WHEN0=>IF DIN=D(7)THEN Q<=1;ELSE Q<=0;END IF;
WHEN1=>IF DIN=D(6)THEN Q<=2;ELSE Q<=0;END IF;
WHEN2=>IF DIN=D(5)THEN Q<=3;ELSE Q<=0;END IF;
WHEN3=>IF DIN=D(4)THEN Q<=4;ELSE Q<=0;END IF;
WHEN4=>IF DIN=D(3)THEN Q<=5;ELSE Q<=0;END IF;
WHEN5=>IF DIN=D(2)THEN Q<=6;ELSE Q<=0;END IF;
WHEN6=>IF DIN=D(1)THEN Q<=7;ELSE Q<=0;END IF;
WHEN7=>IF DIN=D(0)THEN Q<=8;ELSE Q<=0;END IF;
WHEN OTHERS=>Q<=0;
END CASE;
END IF;
END PROCESS;
PROCESS(Q)IS--检测结果判断输出BEGIN
IF Q=8THEN AB<="1010";--序列数检测正确，输出"A"
ELSE AB<="1011";--序列数检测错误，输出"B"
END IF;
END PROCESS;
END ARCHITECTURE ART;
2)8位序列检测器的波形仿真图如图B.2所示
图B.2
根据仿真波形判断程序没有错误。
管脚锁定
实验过程中出现的问题及解决办法：
1)、在文本程序编辑完成后，为创建元件符号而进行编译时。重复出现错误，检查程序确实无误后，发现所设置的文件存放目录为中文。所以改正为英文和数字所组成的目录名后运行正确。
2）、程序无法通过验证显示错误解决方法：程序编译错误，纠正
3）、在设计最顶层的图形设计文件时，要注意选择新建Graphic Editor（.gfd）
5）、在启动仿真时，注意波形文件一定要存盘！
学习心得
通过这几天的实习，我对MAX+plusⅡ这个软件有了更加深入的了解，为我以后的工作和学习奠定了坚实的基础。我感到受益非浅，在今后的学习生活中，我会更加注重理论联系实践，真正提高自己的能力。
参考资料：教材第4.2节、第6.1节、第6.3节
实验三有限状态机进行时序逻辑电路设计 学院：物理与电子科学学院专业：应用电子技术班级： 1007班姓名： xxx 学号： xxxxxxxxxxxxx 一，实验目的： （1）掌握利用有限状态机实现一般时序逻辑分析标的方法； （2）掌握用Verilog编写可综合的优先状态机的准模板； （3）掌握用Verilog编写状态机模板的测试文件的一般方法； 二，实验内容： 序列检测器：将一个指定的序列从数字码流中识别出来。 设计一个能够识别序列“10010”的序列检测器，设：x为数字码流输入，z为检测标记输出，且高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。 考虑码流为“110010010000100101…” 完成序列“10010”检测功能电路模块的Verilog程序编写，和测试模块程序的编写. “10010”序列检测电路的状态转移图如下： 其中状态A-E表示5位序列“10010”按顺序正确出现在码流中。考虑到序列重叠的可能，
转换图中还有状态F,G。另外，电路的初始状态设为IDLE. 三，实验程序 （1）功能模块： module fim (x,z,clock,reset,,state); input clock,reset,x; output z; output[2:0]state; reg [2:0]state; wire z; parameter Idle='d0 ,A='d1, B='d2,C='d3, D='d4,E='d5, F='d6,G='d7; assign z=(state==D&&x==0)?1:0; always @(posedge clock) if(!reset) begin state<=Idle; end else case(state) Idle:if(x==1) begin state<=A; end else begin state<=Idle; end A:if(x==0) begin state<=B; end else begin state<=A; end B:if(x==0) begin state<=C; end else begin state<=F; end C:if(x==1) begin state<=D; end else begin state<=G; end D:if(x==0) begin state<=E; end else begin state<=A; end E:if(x==0) begin state<=C; end else begin state<=A; end F:if(x==1) begin state<=A; end else begin state<=B; end G: if(x==0) begin state<=G; end else begin state<=F; end default: state<=Idle; endcase endmodule
讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。 【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。 1.原件介绍 D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚
2.设计思路 根据要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为：当外部输入x第一个为"1"，外部输出Z为"0"；当外部输入x 第二个为"1"，外部输出Z为"0"；当外部输入第三个x为"0"，外部输出Z为"0"，当外部输入第四个x为“0”，外部输出Z为0，当外部输入第五个x为“1”，外部输出Z为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入X 0 1 1 1 0 0 1 0 1 输出Y 0 0 0 0 0 0 1 0 0 要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A，x 输入第一个"1"，检测器状态由A装换到B，用状态B记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x输入第二个"1"，检测器状态由B装换到C，用状态C 记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x输入第三个"0"，检测器状态由C装换到D，外部输出Z=0；x输入第四个为“0”，检测器状态由D装换到E，外部输出Z=0；x输入第五个为“1”，检测器状态由E装换到F，外部输出Z=1。然后再根据外部输入及其他情况时的状态转移，写出相应的输出。以上分析了序列检测器工作，由此可画出原始状态图。根据原始状态图可列出原始状态表。 状态转换表 A B D C E F 1\0 1\0 0\0 0\0 1\1 0\0 0\0 1\0 1\0 0\0 0\0
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
八位序列检测器设计 班级：1302012 学号： 姓名：郭春晖
一、设计说明 使用quartus软件进行仿真和验证，并且还可以检测其他的序列，只需要修改一部分代码就可以实现。 二、方案 工作原理：基于FPGA的多路脉冲序列检测器的设计方案，使用VHDL语言设计时序逻辑电路，先设计序列发生器产生序列：01010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。 三、单元模块设计 1、序列信号发生器 序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号。利用状态机设计，首先定义一个数据类型FSM_ST它的取值为st0到st15的16个状态。 序列信号发生器的代码如下：
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHK IS PORT (CLK,RST :IN STD_LOGIC; CO :OUT STD_LOGIC ); END SHK; ARCHITECTURE behav OF SHK IS TYPE FSM_ST IS (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15); SIGNAL REG:FSM_ST; SIGNAL Q:STD_LOGIC; BEGIN PROCESS(CLK,RST) BEGIN IF RST ='1' THEN REG<=s0;Q<='0'; ELSIF CLK'EVENT AND CLK='1' THEN CASE REG IS WHEN s0=> Q<='1'; REG<=s1; WHEN s1=> Q<='0';REG<=s2; WHEN s2=> Q<='1';REG<=s3; WHEN s3=> Q<='1';REG<=s4; WHEN s4=> Q<='0';REG<=s5; WHEN s5=> Q<='1';REG<=s6; WHEN s6=> Q<='0';REG<=s7; WHEN s7=> Q<='0';REG<=s8; WHEN s8=> Q<='0';REG<=s9; WHEN s9=> Q<='1';REG<=s10; WHEN s10=> Q<='1';REG<=s11; WHEN s11=> Q<='0';REG<=s12; WHEN s12=> Q<='1';REG<=s13; WHEN s13=> Q<='0';REG<=s14;
二、设计一个1010的序列检测器，检测到1010时输出为“1”否则为“0”，用D触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态转换图和状态转换表。 取输入数据变量为X，检测的输出变量为Z, 该同步时序逻辑电路的功能是检测输入序列是否为1010，一旦输入序列出现一个1就记下来，因为这个1可能是1010序列的第一个1,；接着看输入是否为0，因为10是序列1010的前两位；其次再看输入是否为1，因为101是1010序列的前三位；最后再输入一个0，输出则为1，因为出现了一个1010序列，泽电路必须记住1,10,101,1010四种输入情况，每一种输入情况应与电路的一个状态相对应。 根据题意，设电路随机的输入和输出序列为： X：0 1 0 1 0 0 0 1 0 1 0 1 0…… Z: 0 0 0 0 1 0 0 0 0 0 1 0 0…… 该电路仅有一个输入端,每个现态有两个可能转移方向,设电路初态为S0，当X=0时，电路仍处在状态S0，当输入一个1以后的状态为S1，输入10以后的状态为S2，输入101以后的状态为S3，输入1010以后的状态为S4。以S n表示电路的现态，S n+1表示电路的次态。 由此得出原始状态转换图和原始状态转换表：
第二步：状态化简： 依据状态等效条件判断得出S0和S4在相同的输入条件下，它们转换到相同的次态去，且有相同的输出，故S0和S4等效，经分析比较，找出最大等效类：{S1}，{S2}，{S3}，{S0，S4}。 由此得出化简的状态转换图和最简状态表： 第三步：状态编码： 最贱状态表共有四种状态，可用两位二进制代码来表示，设状态变量为Q1，Q2，依据状态编码原则，确定S0=00，S1=01，S2=11，S3=10四种状态，其编码后的状态转换图和状态转换表：
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
综合设计性实验报告 题目： 学生姓名： 学号： 班级： 指导教师： 学期：2010——2011第2学期
目录 一基本知识点 (1) 二实验器件 (1) 三设计思路 (1) 四设计过程 (2) （一）三位二进制减法计数器（无效状态000,001） （二）5 五引脚功能 (9) 六逻辑电路图： (11) 七实验结果波形图 (12) 八设计心得体会 (12)
一基本知识点 1、掌握时序电路的设计方法和步骤 2、掌握触发器的设计与应用 3、掌握移位寄存器的原理与应用 4 熟悉集成电路的引脚排列； 5 掌握芯片的逻辑功能及使用方法； 6 了解序列产生及检测器的组成及工作原理 7 会在EWB软件上进行仿真； 二实验器件 1、移位寄存器74LS194 1片 2、负边沿JK触发器74LS112 1片 3四输入与非门74LS20 1片 4、六输入非门74LS05 1片 5 电源一个 6 地线一个 7 与门，或门，非门若干个 8 时钟脉冲一个 三设计思路 1作原始状态表。根据给定的电路设计条件构成原始状态表和状
态转化图 2状态表的简化。原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。 3状态分配。即对简化后的状态给以编码。这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。 4根据给定的电路设计条件选择触发器根据 5 作激励函数和输出函数。根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。 ⑸6画逻辑图，并检查自启动功能 四设计过程 （一）101101001信号发生器的设计 设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、 1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。因M=9，故n≥4，用74LS194 的四位。 2确定移存器的九个独立状态。将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示： 3作出状态转换表及状态转换图如下：
目录 第一章设计方案．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 1.1设计任务．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 1.2设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 1.2.1整体功能要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 1.2.2测试要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第二章设计思路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 2.1数字频率计介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 2.2设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 2.2.1频率测量的基本原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 2.2.2整体方框图及原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 2.2.3序列器结构框图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第三章模块介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 3.1顶层文件模块．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 3.1.1顶层文件原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 3.1.2顶层文件模块verilog语言描述程序．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 3.2伪随机序列发生器模块．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 3.2.1伪随机序列发生器．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 3.2.2伪随机序列发生器原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 3.2.3伪随机序列发生器模块verilog语言描述程序．．．．．．．．．．．．．．．．．．．．．6
第８卷第６期石家庄学院学报Ｖｏｌ．８，Ｎｏ．６２００６年１１月ＪｏｕｒｎａｌｏｆＳｈｉｊｉａｚｈｕａｎｇＵｎｉｖｅｒｓｉｔｙＮｏｖ．２００６序列检测器的一种简化实现算法 李俊红，解建军 （河北师范大学数学与信息科学学院，石家庄０５００１６） 摘要：分析了序列检测器的内部原理，给出它的一种新硬件实现．利用它无需对状态图进行状态化简，极大地简化了时序线路的设计．最后结合具体实例说明了该设计思想的详细步骤和具体实现方法． 关键词：子串；主串；序列检测器 中图分类号：ＴＰ１６文献标识码：Ａ文章编号：１６７３－１９７２（２００６）０６－００６３－０３ １序列检测器原理 序列检测是指将一个指定的序列从数字流中识别出来，或在主串中查询相应子串，一般可以通过软件方法或时序电路即硬件方法实现．有关软件实现方法的研究可参见文献［１］，本文主要针对时序电路进行讨论．用硬件方法实现序列检测器时，检测器中存储模式串，主串可以通过输入端流入检测器［２，３］．在主串的输入过程中，检测器可以动态检测子串．检测器利用时序线路记忆已检测出的有效序列，并与自身所含的模式串进行比对，若检测成功，输出端自动输出成功标记［４］．设计一个“１１１００”序列检测器，当识别到一组序列时，输入一个高电平．由于采用时序线路，主串的内容应每给一个上升沿或下降沿输入一位，具体应视所选触发器类型而定． 我们提出一种新硬件实现方法，在该方法中对每一个状态都根据实际意义给予特殊的含义，具体含义在后面的实例中再加以说明，由于不存在重复状态，故最终的状态图不用化简． 序列检测器的初态是指被检序列的第一位出现前的特定状态，此状态后如果输入的代码对检测有效（即被测序列的第一位），则相应次态为新的状态（第２个状态，它记住了被测序列的第一位），否则相应次态仍为初态．第２个状态是指被检序列的第一位出现后的特定状态，此状态后如果输入的代码对检测有效，（即被测序列的第２位）则相应次态为新的状态（第２个状态，它记住了被测序列的前２位），否则判断最近输入的代码是否是被检序列的第一位，是则相应次态仍为第２个状态，否则相应次态为初态．以次类推，第ｉ个状态记住了被检序列的前ｉ－１位，相应次态确定方法如下： 假设序列长度为ｎ，当ｉ＜ｎ时，如果第ｉ个状态后输入的一位代码是被检序列的第ｉ位，则次态为新的状态（记住了被检序列的前ｉ位），否则次态按如下规则选择：从初态开始输入的ｉ位代码中如果其中的后ｉ－ｊ位为被检序列的前ｉ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｉ－１，找到次态即停止），否则次态为初态．此时所有的外输出均为‘０’． 当ｉ＝ｎ时，第ｎ个状态已经记住了被检序列的前ｎ－１位，此状态后输入的一位代码如果是被检序列的第ｎ位，则外输出为‘１’，否则外输出为‘０’，其次态按如下规则选择：从初态开始输入的ｎ位代码中如果其中的后ｎ－ｊ位为被检序列的前ｎ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｎ－１，找到次态即停止），当ｊ＝ｎ时，次态为初态． 按上述方法构造的原始状态转移图中恰好含ｎ个状态，且每个状态都有确定的含义，避免了其设计过程中，构造原始状态转移图繁杂，化简原始状态转移图麻烦的弊端，设计时既逻辑清晰，又不用化简，从而极大地简化了该类线路的设计． 收稿日期：２００５－１２－０９ 基金项目：河北省石家庄市科学研究与发展计划项目（０５２１３５７０）；河北师范大学青年基金资助（Ｌ２００５Ｑ０２） 作者简介：李俊红（１９７１－），女，山西运城人，河北师范大学数学与信息科学学院讲师，硕士，研究方向：并行逻辑模拟，计算机系统结构．
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
实验四序列检测器的设计 一、实验目的 1)了解序列检测器的工作原理 2)熟悉MAX+plusII软件的基本使用方法 3)熟悉EDA实验开发的基本使用方法 4)学习VHDL程序中数据对象，数据类型，顺序语句，并行语句的综合使用 二、实验内容 设计一个序列检测器，当序列检测器连续收到一组串行的二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同，在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 三、实验条件 开发软件：MAX+plus II 9.23 Baseline 硬件设备：装有windows7的pc机 四、实验设计 1)系统的原理框架图
2)VHDL源程序 chk.vhd源代码 library ieee; use ieee.std_logic_1164.all; entity chk is port(din: in std_logic; clk,clr:in std_logic; d:in std_logic_vector(7 downto 0); ab:out std_logic_vector(3 downto 0)); end entity chk; architecture art of chk is signal q:integer range 0 to 8; begin process(clk,clr)is begin if clr='1'then q<=0; elsif clk'event and clk='1'then case q is when 0=> if din=d(7)then q<=1;else q<=0;end if; when 1=> if din=d(6)then q<=2;else q<=0;end if; when 2=> if din=d(5)then q<=3;else q<=0; end if; when 3=> if din=d(4)then q<=4;else q<=0; end if; when 4=> if din=d(3)then q<=5;else q<=0; end if; when 5=> if din=d(2)then q<=6;else q<=0; end if; when 6=> if din=d(1)then q<=7;else q<=0; end if; when 7=> if din=d(0)then q<=8;else q<=0; end if; when others => q<=0; end case; end if; end process; process(q)is begin if q=8 then ab<="1010"; else ab<="1011"; end if; end process; end architecture;
实验八序列检测器的设计与仿真 一、实验要求 1.用VHDL语言设计一个Mealy机以检测“1101001”序列； 2.用VHDL语言设计一个Moore机以检测“1101001”序列； 3.在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功 能仿真，以此验证电路的逻辑功能是否正确。 二、实验内容 用VHDL语言设计各一个mealy和moore状态机测试“1101001”位串的序列检测器，并通过仿真波形验证设计的功能是否正确。 三、实验过程 由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL 语言描述实现元件的功能的过程进行阐述。 1.Mealy机 选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。 library ieee; use ieee.std_logic_1164.all; entity melay is port(clk,rst,d: in std_logic; z: out std_logic); end melay; architecture arc of melay is type state_type is(s0,s1,s2,s3,s4,s5,s6); signal state: state_type; begin process(clk,rst) begin if rst= '1' then state<=s0; elsif (clk'event and clk ='1') then case state is --1101001 when s0 => if d='1' then state<=s1; else
题目：设计110序列检测器，当输入信号时输 出，否则 一、设计思路 我们采用Moore机完成这个功能。对于触发器的选择，为了简便我们选用D触发器以及基本的门电路完成基本设计。 二、时钟同步状态机 1根据题目要求我们得到下面的状态图 状态表示的意义Q X=0 X=1 输出Z 等待1的出现 A A B 0 出现1 B A C 0 出现11 C D C 0 出现110 D A B 1 * Q 2 转移输出表 01 Q Q输入X 输出Z X=0 X=1 00 00 01 0 01 00 11 0 11 10 11 0
10 00 01 1 01Q Q * * 3 状态图如图： 通过卡诺图化简可得 转移方程： 00111=Q Q Q Q X Q X * * += 输出方程：01 Z Q Q ? = 我们选择D 触发器作为记忆电路部分 由D 触发器的特征方程: Q D * = 得激励方程： 00111D =Q Q Q X D X += 三、V erilog 程序如下： module shiyan2 (clk,x,z); input clk,x; output z; wire[1:0] state;
wire[1:0] excite; nextlogic u1(x,state,excite); statememory u2(clk,excite,state); outputlogic u3(state,z); endmodule module statememory (clk,d,q); input clk; input[1:0] d; output[1:0] q; reg[1:0] q; always @ (posedge clk) begin q <= d; end endmodule module nextlogic (x,q,d); input x; input[1:0] q; output[1:0] d; assign d[0]=(q[1]&q[0])|(q[1]&x); assign d[1]=x; endmodule
长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________
前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。 为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
八位序列检测器设计 摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的EDA 器件取代传统的电子设计方法，利用FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。本次课程设计设计出能够检测序列“”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。 关键词: VHDL 序列检测QuartusⅡFPGA Abstract：Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence "" sequence detectors, and detector in order to describe the sequence of the design process and FPGA- based software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output. Keywords：VHDL Sequence detection QuartusⅡFPGA
状态图： 状态表： VHDL： Library IEEE.; Use.ieee.std_logic_1164.all;
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SCHK IS PORT( DIN，CLK，CLR : IN STD_LOGIC ; --串行输入数据位/工作时钟/复位信号 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出 END SCHK; ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数 BEGIN
D <= "11100101 " ; --8位待检测预置数 PROCESS( CLK, CLR ) BEGIN IF CLR = '1' THEN Q <= 0 ; ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位CASE Q IS WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ; WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ; WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ; WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ; WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ; WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ; WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ; WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ; WHEN OTHERS => Q <= 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) --检测结果判断输出 BEGIN IF Q = 8 THEN AB <= "1010" ; --序列数检测正确，输出“A” ELSE AB <= "1011" ; --序列数检测错误，输出“B” END IF ;
实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理，完成1位半加器和全加器的设计； 2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理，建立电路并仿真，并将元件打包。 (1)电路 （2）仿真： 仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。 （3）打包后的文件：
2.利用半加器构成一位全加器，并打包。 （1）电路 （2）仿真 仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。 （3）打包后的文件 3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 （1）电路
（2）仿真 仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。不足的地方有： 1、对软件还不够熟悉，所以操作的有点慢；
2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补 缺补弱。 六、总结 思考题：为了提高加法器工作速度，如何改进以设计的进位方式？ 答：采用超前进位。串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。
班级：生物医学工程141班姓名：刘玉奔学号：6103413018 设计性实验项目名称序列信号发生和检测器设计 （一）实验目的 1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法； 2、学习有限状态机法进行数字系统设计； 3、学习使用原理图输入法进行设计。 （二）设计要求 完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下： 1、先用设计0111010011011010序列信号发生器，其最后6BIT数据用LED显示出来； 2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则 输出为“1”，否则输出为“0”； 3、检查检测01011,即将发生的序列最后五位改为01011，为0111010011001011 （三）主要仪器设备 1、微机1台 2、QuartusII集成开发软件1套 3、EDA实验装置1套 （四）实验步骤 主要有三个模块 1：一个设计序列信号发生器 2：一个设计序列信号检测器 3：综合两个设计，通过对模块的调用达到最终效果 （五）实验数据 --设计时间：2016.10.29 --设计者：刘玉奔 --设计内容：1、先用设计0111010011001011序列信号发生器，其最后6BIT数据用LED 显示出来； --2、再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“01011”则输出
为“1”，否则输出为“0”； --序列信号发生器部分 LIBRARY IEEE;--声明IEEE库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE中程序包STD_LOGIC_1164 ENTITY serialsignalgenerator IS PORT(CLK,RST:IN STD_LOGIC; CO:OUT STD_LOGIC; LED0,LED1,LED2,LED3,LED4,LED5:OUT STD_LOGIC); END behav; 得到symbol file： 序列信号检测器： LIBRARY IEEE;--声明IEEE库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE中程序包STD_LOGIC_1164 ENTITY serialsignaltest IS PORT(CLK,DIN,CLR:IN STD_LOGIC; SS:OUT STD_LOGIC; LED0,LED1,LED2,LED3,LED4:OUT STD_LOGIC);