南京理工大学EDA设计（Ⅰ）
实验报告
作者: 杨博文学号：1104480133 学院(系):电子光电技术学院
专业: 信息对抗技术
指导老师：谭雪琴
实验日期：2013年11月25日
摘要
本实验是利用QuartusII软件设计一个数字钟，并进行试验设计和仿真调试，实现了计时、保持、清零、校分、校时和整点报时等多项基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定和秒表等附加功能，使得设计的数字钟的功能更加完善。
关键字：Quartus 数字钟多功能仿真
Abstract
This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,time-holding,reset,minuting-correctin -g,hour-correcting and belling on the hour.And then validated the design on the experimental board.In additional functions like displaying and reseting the week,settin -g alarm and stopwatch make this digital clock a perfect one
Key words: Quartus digital-clock multi-function simulate
目录
1.设计要求 (4)
2.工作原理 (5)
3.各模块说明 (5)
1)分频模块 (5)
2)计时模块 (8)
3)动态显示模块 (10)
4)校分与校时模块 (11)
5)清零模块 (11)
6)保持模块 (12)
7)报时模块 (12)
4.扩展模块 (13)
1)星期模块 (13)
2)闹钟模块 (13)
3)秒表模块 (17)
5.总模块电路 (18)
6.调试、编程下载 (18)
7.实验中出现问题及解决办法 (18)
8.实验收获与感受 (19)
9.参考文献 (20)
一、设计要求
1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并
在控制电路的作用下具有保持、清零、快速校分、快速校时和整点报时
等基本功能。
2.具体要求如下：
1)能进行正常的时、分、秒计时功能。最大计时显示23小时59分59
秒。
2)分别由六个数码管显示时分秒的计时。
3)K1是系统的使能开关。当K1=0时，时钟正常工作；当K1=1时，时
钟保持不变。
4)K2是系统的清零开关。当K2=0时，时钟正常工作；当K2=1时，时
钟的分、秒全清零。
5)在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统
的校分开关，当K3=0时，时钟正常工作，当K3=1时，时钟可以快
速校分。K4是系统的校时开关，当K4=0时，时钟正常工作；当K4=1
时，时钟可以快速校时。
6)时钟具有整点报时功能。当时钟计到59’51”时开始报时，在59’
53”, 59’55”和59’57”时报时频率为500Hz,59’59”时报时
频率为1KHz。
3.设计提高部分要求：
1)星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小
时时，星期上显示的数据进一位。
2)闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开
关对闹钟时间进行设定，且不影响数字钟计时。当计时到闹钟设定
时间蜂鸣器鸣叫。
3)秒表计时：通过开关切换显示至秒表界面，分秒部分是100进制的，
即当值为99时向秒位进位。
4.仿真与验证
用Quartus软件对设计电路进行功能仿真，并下载到SmartSOPC实验板
上对其功能进行验证。
二、 工作原理
数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48MHz 的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、星期提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。
其原理框图如图所示：
三、 各模块说明
1. 分频模块
分频模块将实验箱提供的48MHz 的频率分频，得到所需的频率。实验中需要1Hz 作为时秒、分、时的时钟信号，500Hz 、1KHz 作为报时蜂鸣所需频率信号等。我们实现的方法是48分频（一个6分频和三个2分频级连）和610分频（6个10分频级联）。 计时电路 校分校时电路 脉冲发生电路 译码显示电路
报时电路 清零电路
a)六分频
这里设计了如下一个计数循环:0000，0001，0010，1101，1110，1111。采用高位作为分频信号输出，占空比为50%。
波形图如下：
b)二分频
这个二分频电路是由D触发器改装成T触发器产生的，占空比为50%。
波形如下：
c)十分频
这里设计了如下一个计数循环:0000，0001，0010，0011，0100，1011，1100，1101，1110，1111。采用高位作为分频信号输出，占空比为50%。
波形如下：
d)48分频模块
e)1000分频模块
f)总分频模块
2.计时模块
计时电路包括秒，分，时，星期四个模块，依次进位。其中秒和分的模块类似，都是一个模六十计数器，时模块是一个模24计数器，而星期则是一个特殊的模7计数器。设计时采用的是同步计数器，它们所接的时钟信号均为1hz。
a)秒计时模块
当秒计时至59秒时由四与非门输出一个低电平将秒十位同步置数为零，同时加入一个非门变换此低电平为高作为进位信号co传递给分个位。
波形图如下：
b)分计时模块
分计时模块与秒计时模块与一致，唯一不同的是由于分同步置数为零的条件不仅是分计到59，而且秒也要计到59，故同步置数信号的输入还要添加秒计时模块的进位信号ci。
波形图与秒计时模块的相类似。
c)时计时模块
时计时模块与秒，分模块类似，只是同步置数条件设计在23时同步置数为零，并且要等到秒与分信号都计到59时它才能同步置数为零，故同步置数信号的输入还要添加分计时模块的进位信号ci。
波形图如下：
3.动态显示模块
此模块是用于数码管的动态显示，在本实验中一共需要7个数码管参与显示（秒2位，分2位，时2位，星期1位），所以计数器74161设计为模7的循环，其输出既作为4片74151的控制端，又作为3－8译码器74138的控制端。因为只有一片BCD译码器7447，所以当计数器到某一个数值时，四片74151同时选取对应位的一个输入组成计时器某一位的BCD编码接入显示译码器7447，与此同时根据计数器的数值，74138译码器也从七个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。扫描的频率为1KHz,因为人眼视觉停留
的原因，会感觉七个数码管同时显示。
原理图如下：
4.校分与校时模块
a)校分模块
当K3为0时，校分模块输出秒计时模块进位co与K3非相与供给分计时模块使能端正常计数；当K3为1时，将K3=1供给分计时模块使能端计数校分。其中由于在拨开关时产生的是稳定的高低电平，所以在校分模块中并未加入了消颤的D触发器。
b)校时模块
原理与校分电路相同。
5.清零模块
通过增加一个开关K2来控制计时电路，开关通过非门直接接在每个74160的清零端，当开关断开时，计时器正常工作，当开关闭合时，计时器清零。
，
6.保持模块
通过开关K1控制秒计数模块的使能信号，当秒停止计时，计时器就“保持”了。
，
7.报时模块
当电路计时到59分53、55和57秒时，分别发出一声较低的蜂鸣声；当计时到59分59秒时，发出一声较高的蜂鸣声。需要在某时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号进行报时。
四、扩展模块
1.星期模块
星期计时关键是实现一个模七的计时循环，这里利用同步十进制计数器74160来实现。星期的跳变需要秒分计到59并且时计到23，此时可采取将时计数器的进位信号ci与同步置数的使能控制电路相与。此外，由于星期为一至七的计数，特别设计将0000同步置数为0001，保证电路的正常显示。该模块同分、时模块原理相同，加入了由K7控制的校周电路，方便快速校周，原理与校分模块相同，因此，在这里不累赘叙述。
原理图如下：
2.闹钟模块
闹钟模块的设计主要需要解决三个问题，分别是闹钟校分校时的控制，显示模块的复用和闹铃在规定的时间响起。
a)闹钟校分校时的控制
以2Hz频率来校分和校时，原理图如下：
a.校分电路
b.校时电路
c.K5控制的闹钟校分、校时
如上图所示，当K5=1时，分别用K3和K4来控制校分和校时。
b)显示模块复用
用K5控制显示界面的输出，当K5=0时，输出的是计时器的界面，K5=1时切换至闹钟校分校时界面，原理图如下：
其中48选24内部电路：
显示模块的复用是通过设计一个48选24的选择器实现的。由于K6是闹钟
模式控制开关，当K5为0时选择正常计数输出给显示模块，当K5为1时，选择闹钟的输出给显示模块显示。这样做的好处是不需要新增显示模块，节约工作量。
c)闹钟定时响起
计时输出与闹钟校分校时结果比较：
比较模块内部电路：
闹钟定时响起的条件是计数时间与设定时间一致，这就需要一个比较器来实现，比较器的输出接蜂鸣器，同时，我们加入了一个控制端K6来控制闹钟声音的开启（相当于控制闹钟开关），当输入数据相等时比较结果为高电平且K6=1时，蜂鸣器驱动发出闹钟声。
3.秒表模块（未完成）
秒表模块的设计跟计时器是一样的，需要解决的问题是显示复用的问题。秒表需要设计一个模100的计时模块（分秒），然后是秒位、分位。之前闹钟用的是32选16选择器，以此来切换正常计时和设定闹铃时间两个界面，它的16位输出加上秒的8位一共是24位；同样，秒表的输出也是24位，与前面的24位
合起来做48选24选择器的输入，用开关K8控制是否为秒表输出界面。因为时
间有限，该功能仅限于想法，并没有实际做出。
五、总模块电路
六、调试、编程下载
选择“Processing-start complication”进行全编译，编译通过后要进行管脚分配，选择“Assignments Pins”，在打开的对话框中的“Location”栏中选择相应的管脚填入，并将未用到的管脚置为三态，最后将程序下载到SmartSOPC实验系统中运行，检验结果是否正确。
七、试验中出现的问题及解决办法
本次实验中出现遇到了很多问题，主要原因有的是本身思考问题不全面，导致调试时漏洞百出，还有就是设计方法的问题以及作图时不够细致。以下是设计中出现的一些问题及解决方法：
a)分频模块
在设计分频模块的时候，由于没有考虑整体功能实现需要多个不同频率的输出，而只把1HZ作为我们的目标，导致后来用到时又返回去增加输出，导致模块的变动，也给整个工程带来了麻烦。
b)译码显示问题
在检验计时输出时，发现校分时分的个位只显示双数，经老师指导后才知道原来是输出的四位二进制位的最低位连接错位，错将fg0输错为fgo。
c)显示复用问题
本次实验的一个难点就是译码管的复用问题，要在正常计时、闹钟校时及秒计时三种状态下进行切换，经同学指点发现可以用开关控制选择器来达到选择显示界面的效果。
d)总线结构问题
由于一开始设计并没有掌握总线结构，导致后面模块设计出现了许多不必要的麻烦，比如说线路连接的错误等，因为到后期才发觉这个问题，但是由于前面设计已经定型，所以，后来并没有采用总线结构，这在以后的设计，我要多多注意。
八、实验收获和感受
本次试验一方面需要我们掌握数字逻辑电路的知识，另一方面又要适应新的软件QuartusⅡ和试验箱的用法。虽说和电工电子实验的内容基本一样，但用的方法却不一样。上次实验除了理论知识外，还需要纯熟的实践能力，电路的一点点小的连接错误都会耗费你长时间的经历，而且各个模块层层叠加，结构复杂，使我们效率比较低，而且眼花缭乱。所以，针对每一个模块，我们可以利用软件仿真，观察波形，调试，保证每个模块的正确性。
当然，本次试验中我也遇到不少新的问题。在调试的过程中，我经常会遇到一些错误，但一般错误都是能自己改正的，遇到最多的错误就是输入、输出的错误，主要还是不够细致造成的。当然也有许多问题是自己不能解决的，这时就要请教老师。在实验中，首先做分频的时候并不纯熟，但在慢慢操纵中就熟悉了软件的使用，到后来的计数器模块的设计越来越得心应手。除此之外，我也发现全局观念的重要性，在设计的初期，并没有全局观念，想到哪做到哪，做了很多没
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：
指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日
目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般
EDAⅡ实验报告 --多功能数字钟 学院专业: 学生学号: 指导老师:蒋立平 交稿时间:2012年3月25日
摘要 本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。 关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表 ABSTRACT This experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock has varities of the functions like 24-hour timer,week,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as alarm clock,stopwatch and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test. Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch
『EDA设计II』 课程实验报告 姓名 学号 学院 指导教师 时间 2011年 05月
多功能数字钟 摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。 关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟 Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function. Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock
EDA数字时钟电工电子实习 实验报告 姓名 班级 学号20
一、实验目的： 1、掌握多位计数器相连的设计方法。 2、掌握十进制、六十进制和二十四进制计数器的设计方法。 3、巩固数码管的驱动原理及编程方法。 4、掌握CPLD技术的层次化设计方法。 二、实验要求： 基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。 扩展要求：具有整点报时功能。 三、实验原理： 计数时钟由模60秒计数器、模60分计数器、模24小时计数器、蜂鸣器（用于整点报时）、分/时设定模块、输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。 74163功能简介：
图1 图2 由图1可知，74163的脉冲上升沿的时候工作。 四、实验过程
1.模60计数器（如图3） 图3 由74163实现计数功能，第一片74163实现10进制，即做0-9的循环，9即二进制的1001，化简可得当q[0]与q[3]同时为1的时候进行清零。第二片74163实现6进制，即做0-5的循环，5即二进制的111，化简可得当q[4]与q[6]同时为1的时候进行清零，同时第一片74163的进位端作为第二片的脉冲端。这样就可实现60进制。60进制计数器用于秒计数器和分计数器，秒个位的进位端作为秒十位的脉冲端秒十位的进位端作为分个位的脉冲端，分个位的进位端作为分十位的脉冲端。 2.模24计数器（如图4） 图4 分十位的进位端作为时个位的脉冲端，时个位的进位端作为时十位的脉冲端。因为24进制的特殊性，当十位是0和1的时候，个位做十进制循环，即0-9，9的二进制为1001；当十位是2的时候，个位做0-3的循环。而十位做0-2的循环。2的二进制为0010,3的二进制为0011。所以第一片74163不仅要在q[14]与q[17]同时为1的时候清零，还要在第二片74163的q[19]、第一片的q[14]、q[15]同时为1（即23时）做清零。第二片是3进制，在q[19]=1的时候进行清零。
数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule
头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end
数字eda实验实验报告 学院：计算机科学与工程学院专业：通信工程学 号： 0941903207 姓名：薛蕾指导老 师：钱强 实验一四选一数据选择器的设计 一、实验目的 1、熟悉quartus ii软件的使用。 2、了解数据选择器的工作原理。 3、熟悉eda开发 的基本流程。 二、实验原理及内容 实验原理 数据选择器在实际中得到了广泛的应用，尤其是在通信中为了利用多路信号中的一路， 可以采用数据选择器进行选择再对该路信号加以利用。从多路输入信号中选择其中一路进行 输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路 信息作为输出的电路称为数据选择器。数据选择器又叫多路选择器，简称mux。 4选1数据 选择器： （1）原理框图：如右图。 d0 、d1、d2、d3 ：输入数据 a1 、a0 ：地址变量 由地址码决定从４路输入中选择哪１路输出。 （2）真值表如下图： （3）逻辑图 数据选择器的原理比较简单，首先必须设置一个选择标志信号，目的就是为了从多路信 号中选择所需要的一路信号，选择标志信号的一种状态对应着一路信号。在应用中，设置一 定的选择标志信号状态即可得到相应的某一路信号。这就是数据选择器的实现原理。 三．实验内容 1、分别采用原理图和vhdl语言的形式设计4选1数据选择器 2、对所涉及的电路进行 编译及正确的仿真。电路图： 四、实验程序 library ieee; use ieee.std_logic_1164.all; entity mux4 is port( a0, a1, a2, a3 :in std_logic; s :in std_logic_vector (1 downto 0); y :out std_logic ); end mux4; architecture archmux of mux4 is begin y <= a0 when s = 00 else --当s=00时，y=a0 a1 when s = 01 else --当s=01时，y=a1 a2 when s = 10 else --当s=10时，y=a2 a3; --当s取其它值时，y=a2 end archmux; 五、运行结果 六．实验总结 真值表分析： 当js=0时，a1,a0取00,01,10,11时，分别可取d0,d1,d2,d3. 篇二：eda实验报告模版 《eda技术》实验报告
目录 1.设计思路—————————————————————（3） 1.1总体结构——————————————————（3） 2.方案论证与选择——————————————————（3） 3.单元模块设计部分—————————————————（3）3.1 CNT10 模块的设计———————————————（4）3.2 CNT6 模块的设计———————————————（5）3.3 CNT101模块的设计———————————————（6）3.4 CNT61模块的设计———————————————（7） 3.5 CNT23模块的设计———————————————（8） 4.系统仿真—————————————————————（9） 4.1数字钟的引脚锁定———————————————（9） 4.2数字钟原理图————————————————（12） 4.3数字钟仿真图————————————————（10） 4.4数字钟编译报告———————————————（11） 5.参考文献————————————————————（13）
EDA数字钟设计 中文摘要： 数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。 关键词：数字钟，计数器，，FPGA,VHDL 1.设计思路 基于VHDL语言，用Top—To--Down的思想进行设计。 1.1 确定总体结构，如图1-1所示。 图1-1 2. 方案论证与选择 方案：设置小时和分，输出整点报时信号和时，分，秒信号。方案采用自顶向下的设计方法，它由秒计数模块，分计数模块，小时计数模块和顶层模块四部分组成。 3. 单元模块设计部分 RES是整个系统的复位键，低电平有效，复位时，各个输出都为零，时间显示0时0分0秒；clk是输入时钟，提供秒信号，上升沿触发，每出发一次，时间增加一秒；HRTMP,MIN10TMP,MINTMPKEYI可以分别设置小时位，10分位，分位，起到调时的作用，高电平有效，有效时，每来一个CLK时钟（1s），所对应的位都将以各自的计数循环； RING是整点报时。
EDA技术课程设计 ——多功能数字钟 学院：城市学院 专业、班级：电子C154 姓名：高阳夏岩 学号：158102 58128 指导老师：安亚军 2017年12月
一实验目的 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时LED灯花样显示 二实验原理 1时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号 三实验内容 1时钟记数部分 1）小时部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下
2）分钟部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 3）秒部分 其VHDL描述如下
编译，无误。 经仿真，其波形如下 2整点报时部分，其VHDL描述如下 编译，无误。
经仿真，其波形如下 3驱动8位八段共阴扫描数码管的片选驱动信号输出部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 4驱动八段字形译码输出部分 该模块功能：信号输入后，模块驱动八段字形译码输出，A，B，C，D，E，F，G分别接八段共阴级数码管7个接口，即有字形输出。
数字钟的设计实验报告 一、实验目的 1) 学习掌握数字钟的设计方法 2) 学习较复杂的数字系统设计方法 3) 了解数字钟的组成及工作原理 二、设计指标 1) 时间以 24 小时为一个周期 2) 显示时、分、秒 3) 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间 4) 计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时 三、实验原理 时标信号的频率由振荡器产生，由于及时最小单位是0.1s ，所以时 标信号经分频器后输出频率为10Hz 的秒脉冲clk 。 在无校准信号作用时，整个电路处于正常的计数状态。时，分，秒计 数器采用同步计数方式，其时钟脉冲端均接由分频器输出地时钟信号clk 。en 为计数使能端，高电平有效。秒计数的端en 始终为高电平，所以每来一个秒脉冲clk ，秒计数器计一个数，当秒计数器到六十时，其进位输出端co 输出高电平产生进位，使分计数器的使能端en 有效，每来一个分脉冲clk ，分计数器计一个数，这就意味着满60s 进1min;当秒计数器和分计数器到60，其相应的秒计数器的进位co 和分计数器的进位co 同时输出高电平使小时计数器的使能端en 有效时，每来一个计数脉冲，小时计数器计一个数。 四、实验内容 数字钟是数字电路中的一个典型应用，本设计实现数字钟的一些基本功能。能进行正常的时、分、秒计时功能，当计时达到59分52秒时开始报时，在59分52秒，59分54秒，59分56秒，59分58秒时鸣叫，鸣叫声频为500Hz ，在到达59分60秒时为最后一声整点报时，频率为1KHz 。其外部接口如图1所示，总体设计框图如图2所示，包含control 、sec 、main 、hour 、sst 五大模块。其中sec 和main 模块均为六十进制计数器，计时输出分别为秒和分的数值；hour 模块为二十四进制计数器，计时输出为小时的数值。 数字钟外部接口 D_clk inst clr sec01[3..0] qr sec00[3..0] s[5..0] min01[3..0] rst min00[3..0] clk second hour01[3..0] hour00[3..0]
电子课程设计题目：数字时钟
数字时钟设计实验报告 一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图： 图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器
图二秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路
《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 一、实验名称 实验1-3：简单数字电子钟的设计（原理图输入设计方法） 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采 用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。要求具备 使能功能和异步清零功能，设计完成后封装成一个元件。 2、同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法， 完成一个60进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步 清零功能，设计完成后封装成一个元件。 3、利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一 个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和 异步清零功能。 4、由于实验箱数码管采用的动态扫描方式，本实验暂时只要求仿真，硬件验证到实验 7再完成。 【发挥部分】 1、思考：采用反馈清零法设计的计数器与反馈置数法有何不同请用实例进行仿真。 2、如何实现电子钟时分秒连续可调的功能 三、原理图 二十四进制原理图
六十进制原理图 数字电子钟原理图
四、仿真及结果分析 24进制时序仿真图 24进制计数器采用的是两片74160集成块，利用同步置数原理，在第23个脉冲的时候跳转为零。这时个位计数器g3到g0的数值时0011，十位计数器的s3到s0的数值时0010。另外，使能断也应接入到与非门的中，与非门的作用是防止受干扰发生误写。 60进制时序仿真图 60进制计数器采用的是两片74160集成块，利用同步置数原理，在第59个脉冲的时候跳转为零。这时个位计数器g3到g0的数值时1001，十位计数器的s3到s0的数值时0101。另外，使能断也应接入到与非门的中，与非门的作用是防止受干扰发生误写。 电子时钟时序仿真图 电子时钟计数器采用的是两片60进制的计数器与一片24进制的计数器组成的，连接到一起就可以组成电子时钟计数器，要注意的是如果前面的24进制计数器与60进制计数器的使能短没接入与非门的话，可能会时钟脉冲的波形不是严格的按要求翻转。 五、小结 这次实验课，让我们更加了解了集成块74160的结构，学会使用集成块组成任意进制计数器。使用74160构成计数器时，应该注意使能端的使用、时钟脉冲信号多少，那些会影响仿真波形，但是，如果时钟脉冲多了的话，仿真波形就会在不该跳转的时候跳转。 实验中出现了很多问题，从发现错误到解决问题中自己学到了许多，明白了学习要善于思考，这样才能把自己的才能激发出来。这次的实验让我对学习EDA更加感兴趣，也增加我对这本课程的了解。
EDA(Ⅱ)实验报告 ——多功能数字钟设计
摘要 本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。具体功能有：计时，校时校分，清零，闹铃，整点报时等。 Abstract In this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping. 关键字 FPGA QUARTUSII 设计多功能数字钟 Keywords FPGA QUARTUSII design multi-function digital clock
目录 一、设计要求说明 二、方案论证 三、各子模块设计原理 1、脉冲发生模块 (1) 48分频 (2) 1000分频 (3) 计时信号的产生 2、模块设计 (1)24小时模块 （2）报时电路模块 （3）较时较分清零模块说明 （4）闹钟模块 1.闹钟清零 2.闹钟较分较时 3、译码显示模块 （1）译码显示
（2）显示转换模块 4、整体电路构成 附各开关使用说明 四、编译及仿真下载 1、编译 2、下载 五、结论 六、设计感想 1、设计过程中遇到的问题及解决方法 2、设计的收获与感受 七、参考文献
五邑大学实验报告 实验课程名称： EDA实验 院系名称：信息工程学院 专业名称：通信工程（物联网） （一）实验目的： 设计并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。 （二）实验器材： 计算机一台，EDA实验箱一台。 （三）实验原理：
实验内容： 1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。 2.按键实现“校时”“校分”功能； 3.用扬声器做整点报时。当计时到达59’50”时鸣叫。 方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择1Hz。整个系统可以是若干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。 （五）实验步骤: 1. 新建一个文件夹,命名为shuzizhong. 2. 输入源程序。打开QuartusⅡ,选择File→new命令。在New窗口中的DesignFiles 栏选择编译文件-的语言类型，这里选择VHDL File选项。然后在VHDL文本编译窗口中输入秒模块程序。
秒模块源程序如下： library ieee; use SECOND is port(clk,clr:in std_logic;----时钟/清零信号 sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位 co:out std_logic);-------输出/进位信号 end SECOND; architecture SEC of SECOND is begin process(clk,clr) variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数 begin if clr='1' then----当ckr为1时，高低位均为0 cnt1:="0000"; cnt0:="0000"; elsif clk'event and clk='1' then if cnt1="0101" and cnt0="1000" then----当记数为58（实际是经过59个记时脉冲）co<='1';----进位 cnt0:="1001";----低位为9 elsif cnt0<"1001" then----小于9时 cnt0:=cnt0+1;----计数 else cnt0:="0000"; if cnt1<"0101" then----高位小于5时 cnt1:=cnt1+1; else cnt1:="0000"; co<='0'; end if; end if; end if; sec1<=cnt1; sec0<=cnt0; end process; end SEC; 3.文件存盘。选择File→Save As命令，找到已经设立的文件夹，存盘文件名应与实体名一致。 4.创建工程。打开并建立新工程管理窗口，选择File→New Project Wizard命令，即弹出设置窗口，命名为57。
第一章摘要 在当今社会，数字电路产品的应用在我们的实际生活中显得越来越重要，与我们的生活联系愈加紧密，例如计算机、仪表、电子钟等等，使我们的生活工作较以前的方式更加方便、完善，带来了很多的益处。 在此次EDA课程，我的设计课题是闹钟，使用MAX+plusⅡ系统进行电路设计及通过下载于硬件连接完成闹钟的显示。报告书主要由设计方案、模块介绍、仿真波形图和管脚锁定及硬件连线四部分组成。设计方案主要介绍了我对于设计课题的大致设计思路，之后各个部分将会详细介绍设计组成及程序。 第二章设计说明 一、设计要求 1、设计简易的一分钟闹钟； 2、可手动输入定时时间（0~59s），如30s； 3、两个静态数码管上跟踪显示时间的变化：如30，29，28……到了指定时间蜂鸣器发出5s的提示音； 4、采用2个静态数码管显示时间； 5、用蜂鸣器发出提示音； 6、8位数字开关设置定时时间。 二、设计思路 根据上述的设计要求，整个系统大致包括如下几个组成部分：它包括以下几个组成部分：1）显示屏，由2个静态数码管组成，用于显示当前设置的闹钟时间并进行跟踪显示； 2) 8个数字开关，用于输入闹钟时间； 3) 复位键，确定新的闹钟时间设置，或显示已设置的闹钟时间；
4) 蜂鸣器，在当数码管由设置时间结束到零时，发出5s蜂鸣声； 5）倒计时，由2片74168构成减法计数器。 三、模块介绍 1．74168功能介绍 74168是十进制加减计数器，U/ND为加/减计数控制端，其为高电平时74168工作在加法计数器状态，当为低电平时74168工作在减法计数状态；ENPN、ENTN为计数控制端（低电平有效）；LDN为同步并行置入控制端，当LDN为低电平时，在CLK上升沿作用下，输出端与数据输入端一致；TCN进位输出端（低电平有效）。 2.倒计时模块 倒计时部分由2片74168组成，分别为倒计时的低位与高位。通过将低位的借位输出端与高位的使能端相连，当低位输出借位信号（即低电平）时，高位74168芯片开始工作，实现减法计数器功能。倒计时的输出由静态数码管跟踪显示。同时将低位与高位74168的输出通过3个或非门的连接（见倒计时原理图），将输出信号经过处理后送入低位74168芯片的使能端。当输出减为00时，输出信号经过处理后送入低位74168芯片的使能端使芯片封锁，使数码管保持00状态。 3.蜂鸣器模块 此模块由74160、D触发器及蜂鸣器组成。其中将74160接成同步五进制计数器，用于设定蜂鸣器的鸣响时间。而倒计时部分的74168高位芯片的借位信号当做是D触发器的触发信号，然后将它的输出信号与经过处理之后当做蜂鸣器的控制信号。D触发器触发时，74160开始计数，同时蜂鸣器开始鸣响。当74160计数到5时74160被置0，同时输出的低电平与D触发器的输出信号通过与门进行与运算后向蜂鸣器输入低电平，使蜂鸣器停止鸣响以达到对蜂鸣器鸣响时间的控制。
EDA实验报告 姓名：肖敬轩 学号：20101000639 班级： 075102 老师：王巍 院系：机电学院
实验一、3/8 译码器的实现 一．实验目的： 1．学习QuartusⅡ的基本操作 2．熟悉教学实验箱的使用 3．设计一个3/8 译码器 4．初步掌握VHDL语言和原理图的设计输入，编译，仿真和调试过程 二．实验说明： 1、本实验要求使用VHDL语言描述3/8译码器，并在实验平台上面实现这个译码器。描述的时候要注意VHDL语言的结构和语法，并熟悉QuartusⅡ的文本编辑器的使用方法。尝试使用不同的VHDL语言描述语句实现3/8译码器，并查看其RTL结构区别，理解不同描述方法对综合结果的影响。将程序下载到实验箱上，分别用按键和LED作为输入和输出对结果进行验证，进一步熟悉所用EDA 实验箱系统。 2、所用器件： EDA实验箱、EP1K10TC100-3器件 三．实验步骤： 按照教学课件《QUARTUS II 使用方法》，学习QuartusⅡ软件的使用方法： 1、在WINDOWS 界面双击QuartusⅡ图标进入QuartusⅡ环境； 2、单击File 菜单下的New Project Wizard: Introduction 按照向导里面的介绍新建一个工程并把它保存到自己的路径下面。（注意路径当中不要有中文和空格） 3、单击File 菜单下的New，选择VHDL File（原理图方式时选择Block Diagram/Schematic File），后单击OK，就能创建一个后缀名为.vhd （*.bdf）的文本（原理图）文件。此vhd文件名必须与设计实体名相同。另外，如果已经有设计文件存在，可以按File 菜单里面的Open 来选择你的文件。 4、输入完成后检查并保存，编译。 5、改错并重新编译； 6、建立仿真波形文件并进行仿真。单击File 菜单下的New，选择Vector Waveform File，单击OK，创建一个后缀名为*.vwf的仿真波形文件，按照课件上的方法编辑输入波形，保存，进行仿真，验证仿真结果是否正确； 7、选择器件及分配引脚，重新编译； 8、根据引脚分配在试验箱上进行连线，使用LED进行显示； 9、程序下载，观察实验结果并记录； Diagram/Schematic File），后单击OK，就能创建一个后缀名为.vhd （*.bdf）的文本（原理图）文件。此vhd文件名必须与设计实体名相同。另外，如果已经有设计文件存在，可以按File 菜单里面的Open 来选择你的文件。
EDA 设计与实验 院系：电子工程与光电技术学院 专业：通信工程 班级： 07042201 姓名：包华广（32号） 学号： 0704330107 指导老师：蒋立平花汉兵
目录： 摘要 - - - - - - - - - - - - - - - 1 一.正文部分 1.设计电路功能要求 - - - - - - - - - - - - - 1 2.方案论证 - - - - - - - - - - - - - 1 3.各子模块设计原理 - - - - - - - - - - - - 2 3.1 时钟信号发生模块 - - - - - - - - - - - - 2 3.2 计时模块- - - - - - - - - - - 4 3.3 计时电路 - - - - - - - - - - - - 6 3.4 校正电路模块 - - - - - - - - - - - - 6 3.5 整点报时模块 - - - - - - - - - - - - 8 3.6 闹钟功能模块 - - - - - - - - - - - - 8 4、设计总电路原理 - - - - - - - - - - - - - 9 二．总结部分 5. 调试、仿真与下载 - - - - - - - - - - - - - 10 6.实验结果 - - - - - - - - - - - - - 10 7. 实验中遇到的问题与解决方法 - - - - - - - - - 11 8. 实验体会与收获 - - - - - - - - - - - - - 12 9．参考文献 - - - - - - - - - - - - - - - - 12
EDAⅡ实验报告(多功能数字时钟设计) 学号： 姓名： 学院：自动化学院 指导老师：花汉兵 时间：2015年3月8日
摘要 本次实验利用QuartusII7.0软件设计了一个具有24小时计时、保持、清零、快速校时校分、整点报时、动态显示等功能的的多功能数字钟。并利用QuartusII7.0软件对电路进行了详细的仿真，同时通过SMART SOPC实验箱对电路的实验结果进行验证。 Abstract This experiment uses the QuartusII7.0 software to design one to have 24 hours time, the maintenance, the reset, the fast timing school minute,the integral point reports time and so on digital clocks.And using the QuartusII software realizes the multi-purpose digital clock simulation. Through the SmartSOPC experiment box, I confirm the result of this experiment. 1.设计要求 本次EDA设计利用Quartus II7.0软件设计一个多功能数字钟，并下载到Smart SOPC实验系统中进行验证。该数字计时器可以完成从00:00:00到
17:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时以及众多附加功能。 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、 K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； 4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）； 5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）； 6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时） 2.设计方案原理 本实验要求的数字时钟是由脉冲发生电路，计时电路，校时校分保持电路，清零电路，报时电路以及译码显示电路组成。实验为了设计时清晰明了，采取了分模块设计的方式，最后由各模块组装成总的电路。 其中脉冲发生电路是将实验室提供的48Mhz 的频率进行分频得到设计要求的各频率脉冲，计时电路由模60和模17计时器构成，校时校分保持及清零电路分别由各自的开关K 控制，报时电路是通过计时电路的时分秒的输出的反馈信号，连接到一个蜂鸣器上实现报时，译码显示电路时由24to4模块和一个译码器7447组成，连接六个数码管。 简易的总体原理图如下： 计时电路 校分校时保持清零电路 脉冲发生电路 译码显示电路 报时电路
EDA设计Ⅱ实验报告 ——多功能数字钟设计EDA设计Ⅱ实验报告 ——多功能数字钟设计 目录 一、摘要 (1) 二、关键字 (2) 三、正文 (2) 1、设计要求说明 (2) 2、方案论证 (3) 3、各子模块设计原理 (3) （1）计时电路 (3) （2）脉冲发生电路 (6) （3）译码显示电路 (8)
（4）报时电路 (12) （5）校分电路 (13) （6）清零电路 (14) （7）闹钟电路 (15) 4、整体电路图 (19) 5、调试 (19) 6、仿真 (20) 7、编程下载 (20) 四、结论 (20) 五、实验感想 (20) 1、实验中遇到的问题及解决方法 (20) 2、实验的收获与感受 (21) 六、参考文献 (21) 一、摘要 FPGA（Field Programmable Gates Array）现场可编程门阵列与CPLD（Complex Programmable Logic Device）复杂可编程逻辑器件都是可编程逻辑器件，是在PAL、GAL等逻辑器件基础之上发展起来的，规模比较大，适合于时序、组合等逻辑电路应用场合，不仅可编程性好并且实现方案容易改动，是电子工程设计过程中很重要的器件之一，对其编程环境的熟练使用也随之成为电子工程设计人员必备的素质之一。 本文详细阐述了如何在QuartusII软件平台下用原理图及VHDL语言的方法对逻辑器件进行编程，并下载到SmartSOPC实验系统中实现一个多功能数字钟的设计。 该多功能数字钟在正常时分秒走时的基础上还能够完成计星期、校分、校时、保持、清零等各种调整功能，且能够整点报时、设置闹钟时间并在所预置的时间响起音乐彩铃。 Abstract FPGA (Field Programmable Gates Array) field programmable gate array and CPLD (Complex Programmable Logic Device) complex programmable logic devices are programmable logic devices, which develop based on the PAL, GAL and other logic devices.They are relatively large-scale and are suitable for timing, and combination logic circuit applications.Their programmability is not only good but also easy to implement changes.It’s one of the important electronic devices of engineering design process, and the skilled use of their programming environment will become one of the essential qualities of a a electronic engineer.