EDA技术与VHDL复习练习题
※<习题一>
一、填空题
1、PLD的中文含义是：________。
2、ASIC的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
5、可编程逻辑器件结构图中一般用“·”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为
________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、GAL器件________取代全部PAL器件。
10、PAL器件只能________次编程。
11、GAL器件能________次编程。
12、GAL器件________取代TTL器件。
13、GAL器件采用________擦除。
14、PAL和GAL器件________在系统编程。
15、PAL和GAL器件需要使用________编程。
二、选择题
1、可编程逻辑器件PLD的基本结构形式是
_______:
A：与——与B：与——或
C：或——与D：或——或
2、可以多次编程的器件是_______:
A：PROM B：PLA
C：PAL D：GAL
3、PLD器件未编程时_______:
A：有逻辑功能 B：没有逻辑功能
C：PAL器件有逻辑功能
D：GAL器件有逻辑功能
4、GAL器件可以用擦除:
A：普通光 B：紫外线
C：红外线 D：电
5、GAL16V8器件的输出引脚最多有______:
A：16 B：4 C：8 D：20
6、PAL16V8器件的输入引脚最多有_______:
A：16 B：4 C：8 D：20
7、GAL16V8不能取代_________:
A：PAL16V B：74LS138
C：74LS373 D：ispLSI1032E-70PLCC848、GAL16V8的_______不可编程:
A：与阵列 B：或阵列
C：输出逻辑宏单元OLMC D：A、B都
三、判断题
1、GAL器件的输出逻辑宏单元OLMC不能实现PAL 器件的所有输出形式。（）
2、PAL器件只能一次编程。（）
3、GAL器件只能一次编程。（）
4、PAL和GAL器件需要使用专门的编程器编程。
5、PAL器件可以在系统编程。（）
6、GAL器件可以在系统编程。（）
7、PAL器件可以取代GAL器件。（）
8、GAL器件可以取代PAL器件。（）
9、GAL器件可以使用紫外线擦除。（）
10、GAL器件OLMC不可编程。（）
11、GAL器件不能加密。（）
答案:
一、填空题
1、可编程逻辑器件
2、专用集成电路
3、输入电路、可编程“与”阵列、可编程或阵列、输出电路
4、编程连接
5、固定连接
6、不连接
7、低密度可编程逻辑器件、髙密度可编程逻辑器件
8、PAL、GAL
9、可以10、一
11、多12、可以13、电14、不能15、编程器
二、选择题
1、B
2、D
3、B
4、D
5、C
6、A
7、D
8、B
三、判断题
1、X
2、√
3、X
4、√
5、X
6、X
7、X
8、√
9、X 10、X 11、X
※<习题二>
一、填空题
1、髙密度可编程逻辑器件的主要有________和_________。
2、CPLD的中文含义是_________。
3、FPGA的中文含义是_________。
4、FPGA的_________加密。
5、CPLD的_________加密。
6、CPLD的集成度_________于PAL和GAL。
7、CPLD的内部延时_________。
8、FPGA的内部延时_________。
9、CPLD的一般采用“_________”结构。
10、FPGA的一般采用“_________”结构。
11、FPGA的一般采用_________工艺。
12、断电后，FPGA器件中的配置数据会自动
_________。
13、断电后，CPLD中的数据不会_______。
14、在系统可编程CPLD和FPGA______编程器编程。
15、CPLD和FPGA的I/O端数和触发器比PAL和GAL______。
二、选择题
1、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个（）器件:
A：PAL B：GAL C：FPGA D：EPROM
2、高密度ispLSI1000系列器件的基本逻辑单元是:
A：全局布线区GRP B：通用逻辑块GLB
C：输入输出单元IOC D：输出布线区CDN
3、对CPLD器件特点描述正确的是:
A：不能多次编程 B：可以多次编程
C：使用紫外线擦除 D：使用红外线擦除
4、对CPLD器件特点描述正确的是:
A：不能多次编程 B：集成度低于PAL和GAL C：内部触发器少 D：可以加密
5、对FPGA器件特点描述正确的是:
A：采用EEPROM工艺 B：采用SRAM工艺
C：集成度比PAL和GAL低
D：断电后配置数据不丢失
6、只能一次编程的器件是:
A：PAL B：GAL C：CPLD D：FPGA
7、可以进行在系统编程的器件是:
A：EPROM B：PAL C：GAL D：CPLD
8、CPLD和FPGA的不同特性:
A：高密度 B：髙速度
C：在系统编程 D：加密
9、可以进行在系统编程的器件是:
A：EPROM B：PAL C：GAL D：FPGA
10、在系统可编程器件一般使用计算机的（）编程:
A：串口 B：并口 C：USB口 D：VGA口
三、判断题
1、在系统可编程器件需使用编程器编程。
2、在系统可编程器件不能先焊接后编程。
3、使用在系统可编程器件设计的电子产品不能升级。（）
4、CPLD不能加密。（）
5、断电后CPLD中的数据会丢失。（）
6、断电后FPGA中的数据会丢失。（）
7、FPGA能加密。（）
8、CPLD的内部延时确定。（）
9、FPGA的内部延时确定。（）答案:
一、填空题
1、CPLD、FPGA
2、复杂可编程逻辑器件
3、现场可编程门阵列
4、不能
5、能
6、髙
7、确定8、不确定9、与－或阵列10、查找表
11、SRAM12、丢失13、丢失14、不需15、多
二、选择题
1、B
2、B
3、B
4、D
5、B
6、A
7、D 8、D 9、D 10、B
三、判断题
1、X
2、X
3、X
4、X
5、X
6、√ 7X 8√9X
※<习题三>
一、填空题
1、VHDL语言是________标准化语言。
2、一个完整的VHDL程序包含：_____、_____、_____、 _____、______五个部分。
3、_______部份说明了设计模块的输入/输出接口信号或引脚。
4、_______部份描述了设计模块的具体逻辑功能。
5、VHDL提供了四种端口模式：_____、_____、_____、 _____。
6、关键字实体的英文是：_____。
7、关键字结构体的英文是：_____。
8、VHDL语言常用的库有：_____、_____、 _____。
9、结构体的描述方式主要有：_____和_____。
10、IEEE库常用的程序包有：_____、_____、
_____。
11、程序包由：_____和_____构成
二、选择题
1、ＶＨＤＬ语言程序结构中必不可少的部分是：（）
（A）库（B）程序包（C）配置（D）实体和结构体
2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（）：
（A）ＩＮ（B）ＯＵＴ
（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ
3、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库
（C）WORK 库（D）ALTERA库
4、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库
（C）STD 库（D）ALTERA库
5、能反馈输出信号至内部的端口模式是
（）：
（A）ＩＮ（B）ＯＵＴ
（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ
6、CLK为输入信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT
（D）CLK：BUFFER BIT
7、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（）
（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT
（D）CLK：BUFFER BIT
8、STD_LOGIC_1164程序包的正确声明方法是：（）
（A）USE STD_LOGIC_1164
（B）USE IEEE.STD_LOGIC_1164
（C）USE IEEE.STD_LOGIC_1164.ALL
（D）USE WORK.STD_LOGIC_1164.ALL
9、类属说明的正确格式是：（）
（A）GENERIC(delay:TIME=20us);
（B）GENERIC(delay:TIME:=20us);
（C）GENERIC(delay TIME=20us);
（D）GENERIC(delay=TIME:=20us);
10、使用STD_LOGIC数据类型，必须声明库
（）
（A）ALTERA （B）STD
（C）IEEE （D）WORK
三、判断题
1、IEEE库使用时必须声明。（）
2、实体（ENTITY）不是VHDL程序所必须的。
3、一个实体只能有一个结构体。（）
4、OUT模式的信号也可在表达式的右边使用。
5、INOUT是双向信号，在表达式的右边使用时信号来自外部。（）
6、BUFFER也可在表达式的右边使用，但其含义是指内部反馈信号。（）
7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（）
8、STD库使用时也必须声明。（）
9、库的好处是可使设计者共享设计成果。
10、库的说明语句必须放在实体前面。（）
11、配置用于描述层与层之间的连接关系和实体与结构体之间的关系。（）
12、类属参量为实体和外部环境通信提供一种静态信息通道，类属的值可以由设计实体外部提供。（）
答案:
一、填空题
1、IEEE
2、实体、结构体、库、程序包、配置
3、实体
4、结构体
5、IN、OUT、INOUT、BUFFER
6、ENTITY
7、ARCHITECTURE
8、IEEE库、STD库、WORK库
9、行为描述、数据流描述
10、STD_LOGIC_1164、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH
11、程序包首、程序包体
二、选择题
1、D
2、B
3、C
4、C
5、C
6、A
7、D 8、C 9、B 10、C
三、判断题
1、√
2、X
3、X
4、X
5、√
6、√
7、√ 8、X 9、√ 10、√ 11、√ 12、√
※<习题四>
一、填空题
1、布尔类型（BOOLEAN）的取值只有_____和
_____。
2、位类型（BIT）的取值只有_____和_____。
3、SIGNAL b:BIT_VECTOR(6 TO 0),信号b被定义为_____位位宽。
4、仅能用于仿真的数据类型有_____、_____。
5、‘A’，‘a’是不同的_____。
6、字符串是用_____括起来的一个字符序列。
7、错误等级类型用来表示系统的状态，共有四种错误等级：_____、_____、 _____、_____。8、VHDL语言有4类操作符：_____、_____、_____、_____。
9、算术运算符“/”、“MOD”、“REM”可综合的分母/底必须是_____的乘方。
10、VHDL的数据对象有：_____、_____、 _____和。
二、选择题
1、TYPE week IS（sun，mon，tue，wed，thr，fri，sat）；week的数据类型是（）
（A）字符（B）BIT
（C）STD_LOGIC （D）枚举
2、ＶＨＤＬ语言优先级最高的运算符是
（）：
（A）AND （B）OR
（C）NOT （D）XOR
3、变量不能使用的程序结构部分是（）：（A）结构体（B）进程
（C）函数（D）过程
4、变量不能使用的程序结构部分是（）：（A）实体（B）进程
（C）函数（D）过程
5、能在进程之间传递信息的数据对象是
（）：
（A）常量（B）变量
（C）信号（D）文件
6、a已定义为信号，b已定义为变量，下面正确的表达是：（）
（A）a:=b （B）a<=b
（C）b:=a （D）b<=a
7、signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：( )
（A）b<=a （B）a<=b
（C）a<=b(0) （D）a:=b(0)
8、signal a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表达式是：( )
（A）y<=a （B）y<=b
（C）y<=b and a （D）y<=b&a
9、常量的正确格式是：（）
（A）CONSTANT Vcc:REAL=5.0 ;
（B）CONSTANT Vcc:REAL:=5.0 ;
（C）CONSTANT Vcc REAL=5.0 ;
（D）CONSTANT Vcc:=5.0 ;
10、a的初值为0；执行语句a<=a+1;a<=a+1;
a<=a+1;后，a的值为（）
（A）0 （B）1 （C）2 （D）3 11、a的初值为0；执行语句a:=a+1;a:=a+1; a:=a+1;后，a的值为（）
（A）0 （B）1 （C）2 （D）3
三、判断题
1、布尔类型只能进行关系运算，不能进行算术运算。（）
2、整数类型使用时必须限定其范围。（）
3、实数类型不能用于逻辑综合。（）
4、时间类型可以用于逻辑综合。（）
5、数组是将相同类型的数据集合在一起所形成的一个新的数据类型。（）
6、TYPE定义的数据类型是一个“新”类型。（）
7、SUBTYPE定义的数据类型是原类型的一个子集，仍属原类型。（）
8、VHDL语言是一种类型特性很强的语言，要求操作对象和操作数的数据类型必须一致，不能将不同类型的信号连接起来。（）
9、VHDL语言运算符没有优先级。（）
10、使用算术运算时，应严格遵循赋值语句两边的数据的位长一致。（）
11、无论是什么样的运算表达式都能进行逻辑综合。（）
12、常量的设置是为了使设计中的常数更容易阅读和修改。（）
13、变量能用于进程之间传递信号。（）
14、变量是个局部量，其赋值是立即生效的。
15、信号是个全局量，其赋值是立即生效的。
16、VHDL仿真器允许变量和信号设置初值，但VHDL综合器则不会对其综合处理。（）答案:
一、填空题
1、TRUE FALSE
2、1、0
3、7
4、时间类型、实数类型
5、字符
6、双引号
7、NOTE、WARNING、ERROR、FAILURE
8、逻辑运算、关系运算、算术运算、并值运算
9、2 10、常量、变量、信号、文件
二、选择题
1、D
2、C
3、A
4、A
5、C
6、B
7、C 8、D 9、B 10、B 11、D
三、判断题
1、√
2、√
3、√
4、X
5、√
6、√
7、√
8、√
9、X 10、√ 11、X 12、√ 13、X
14、√ 15、X 16、√
※<习题五>
一、填空题
1、顺序语句只能在______、_______、______内部使用。
2、VHDL语言常用顺序描述语句有：______、
_______、______。
3、wait ________ a,b;
4、wait ________ clk’enent and clk=’1’;
5、if a>b _______ y<=a;
_____ c>d _______ y<=b;
End if;
6、CASE sel ______
WHEN 0 => q<=i0;
WHEN 1 => q<=i1;
WHEN ____ => NULL;
EDN _____;
7、FOR i IN 0 ___ 9 LOOP
tmp:=tmp+1;
END ______;
8、BLOCK内的语句是______语句。
9、进程由 _____、_____、____三部份构成。
10、并行信号赋值语句有三种_____、_____、
____。
11、选择信号赋值语句的每一子句后是_____号，最后一句是______号。
12、元件例化语句有____关联和____关联两种方式。
13、GAL器件采用________擦除。
14、PAL和GAL器件________在系统编程。
15、PAL和GAL器件需要使用________编程。
二、选择题
1、不是顺序语句使用的程序部分是_______:
A：进程内部 B：函数内部
C：过程内部 D：结构体内部
2、不是顺序语句是_______:
A：process B：if
C：case D：loop
3、不是顺序语句是_______:
A：block B：if
C：case D：wait
4、不是顺序语句是_______:
A：component B：if
C：case D：loop
5、在下面程序结构______中执行的语句是并行语句:
A：进程 B：函数 C：过程 D：结构体
6、布尔表达式Y=AB+C的正确表达式是_______: A：Y<=A AND B OR C; B：Y<= A AND (B OR C) C：Y<=AC+C D：Y<=A AND B +C
7、进程内不能定义:
A：常量 B：变量 C：信号 D：子程序
8、进程之间通过_______传递信息:
A：变量 B：信号 C：函数 D：过程
9、有优先级关系的语句是_______:
A：IF B：LOOP C：CASE D：NULL
10、有优先级关系的语句是_______::
A：简单赋值语句 B：条件赋值语句
C：选择赋值语句 D：元件例化语句
三、判断题
1、顺序语句按语句的先后顺序执行。（）
2、进程语句本身是并行语句，但其内部是顺序执行的。（）
3、函数内部也可以有并行描述语句。（）
4、进程内部也可有并行描述语句。（）
5、case语句应将表达式的所有取值都列出来。
6、FOR …LOOP 循环中使用的变量需预先定义。
7、NEXT 语句只能跳出本次循环。（）
8、EXIT语句结束整个循环。（）
9、WAIT FOR 20ns 也能进行综合。（）
10、并行语句在结构体中执行是同步的，其执行方式与程序书写顺序无关。（）
11、一个结构体只能有一个进程。（）
12、进程之间可以通过变量传递信息。（）
13、进程只有在其敏感信号发生变化时才被执行。（）
14、进程内定义的是局部量。（）
15、条件信号赋值语句有优先级的关系。（）
16、选择信号赋值语句不允许有条件重叠现象。
17、条件信号赋值语句允许有条件涵盖不全现象。（）
18、元件例化语句位置关联时位置必须一一对应。（）答案:
一、填空题
1、进程、函数、过程
2、if、case、loop
3、on
4、until
5、then elsif then
6、IS OTHERS CASE
7、TO LOOP
8、并行
9、敏感信号参数表、说明部分、顺序描述语句部分
10、简单信号赋值语句、条件信号赋值语句、选择信号赋值语句
11、逗、分
12、位置、名字
二、选择题
1、D
2、A
3、A
4、A
5、D
6、A
7、C
8、B
9、A
10、B
三、判断题
1、√
2、√
3、X
4、X
5、√
6、X
7、√
8、√
9、X
10、√
11、X
12、X
13、√
14、√
15、√
16、√
17、√
18、√
EDA技术与VHDL程序设计基础教程习题答案 第1章EDA习题答案 1.8.1填空 1.EDA的英文全称是Electronic Design Automation 2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段 3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向 4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER 5.常用的设计输入方式有原理图输入、文本输入、状态机输入 6.常用的硬件描述语言有VHDL、V erilog 7.逻辑综合后生成的网表文件为EDIF 8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件 9.时序仿真较功能仿真多考虑了器件的物理模型参数 10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum 1.8.2选择 1.EDA技术发展历程的正确描述为（A） A CAD->CAE->EDA B EDA->CAD->CAE C EDA->CAE->CAD D CAE->CAD->EDA 2.Altera的第四代EDA集成开发环境为（C） A Modelsim B MUX+Plus II C Quartus II D ISE 3.下列EDA工具中，支持状态图输入方式的是（B） A Quartus II B ISE C ispDesignEXPERT
D Syplify Pro 4.下列几种仿真中考虑了物理模型参数的仿真是（A） A时序仿真 B 功能仿真 C 行为仿真 D 逻辑仿真 5.下列描述EDA工程设计流程正确的是（C） A输入->综合->布线->下载->仿真 B布线->仿真->下载->输入->综合 C输入->综合->布线->仿真->下载 D输入->仿真->综合->布线->下载 6.下列编程语言中不属于硬件描述语言的是（D） A VHDL B V erilog C ABEL D PHP 1.8.3问答 1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？ 答：EDA（Electronic Design Automation）工程是现代电子信息工程领域中一门发展迅速的新技术。 2.简要介绍EDA技术的发展历程？ 答：现代EDA技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。它的成熟主要经历了计算机辅助设计（CAD，Computer Aided Design）、计算机辅助工程设计（CAED，Computer Aided Engineering Design）和电子设计自动化（EDA，Electronic System Design Automation）三个阶段。 3.什么是SOC？什么是SOPC？ 答：SOC （System on Chip，片上系统） SOPC（System on a Programmable Chip，片上可编程系统) 4.对目标器件为CPLD/FPGA的VHDL设计，主要有几个步骤？每步的作用和结果分别是什
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输
EDA試卷答案 一、单项选择题 1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置 3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25 A. 软IP B. 固IP C. 硬IP D. 全对 4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。 C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42 A. 可编程乘积项逻辑 B. 查找表（LUT） C. 输入缓冲 D. 输出缓冲 6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274 A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束 7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238 A. 流水线设计 B. 资源共享 C. 逻辑优化 D. 串行化 8. 进程中的信号赋值语句，其信号更新是___B____。P134 A. 立即完成 B. 在进程的最后完成 C. 按顺序完成 D. 都不对 9. 不完整的IF语句，其综合结果可实现__A__。P147 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221
选择题 1. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的 网表文件； C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且 这种映射关系是唯一的（即综合结果是唯一的）。 2. IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP,下列所描述的 IP核中，对于硬IP的正确描述为__________。 A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品----掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 3提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核 为__________。 A .软IP B.固IP C.硬IP D.都不是 4 在VHDL程序存盘过程当中，文件名应该是（） A. 结构体名 B. 程序包名 C. 任意 D. 实体名 5. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中， 正确的是____。 A.FPGA是基于乘积项结构的可编程逻辑器件； B. FPGA是全称为复杂可编程逻辑器件； C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 6. 规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。 A. 可编程乘积项逻辑 B. 查找表（LUT） C. 输入缓冲 D. 输出缓冲 7.大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是（） A FPGA全称为复杂可编程逻辑器件 B FPGA是基于乘积项结构的可编程逻辑器件。 C 基于SRAM的FPGA器件，每次上电后必须进行一次配置。 D 在Altera公司生产的器件中，MAX7000系列属于FPGA结构 8.下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程______。 A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试； C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 9.FPGA的可编程是主要基于什么结构：（） A. 查找表（LUT） B. ROM可编程 C. PAL可编程 D. 与或阵列可编程 10.已知signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：( ) （A）b<=a （B）a<=b （C）a<=b(0) （D）a:=b(0) 11. signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是：( )
1.可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？目前最常用的两种器件是什么？其结构特征如何？ 答：按可编程逻辑器件的发展，有简单PLD器件（包括PLA、PAL、GAL、CPLD、FPGA等）和复杂PLD器件两大类。目前最常用的两种复杂PLD器件是CPLD和FPGA。CPLD即复杂可编程逻辑器件，其结构是基于ROM的乘积项的可编程结构，而FPGA 是现场可编程门阵列器件，其结构基于可编程的查找表。 2.简述FPGA等可编程逻辑器件设计流程 答：FPGA等可编程逻辑器件的设计流程即现代EDA设计的流程，主要包括设计输入、逻辑与结构综合、时序与功能仿真、编程下载、硬件测试等步骤。（或绘流程图说明） 3.一个设计实体由哪几个基本部分组成？它们的作用如何？ 答：（1）库与程序包部分：使实体所用资源可见；（2）实体部分：设计实体的外部特征描述；（3）结构体部分：设计实体的部电路结构或功能描述。 4.进程语句是如何启动的？ 答：进程由敏感信号列表中的敏感信号的变化启动。有两种格式：一种是 PROCESS（敏感信号表）IS，一种是PROCESS WAIT UNTILL 敏感信号 5.过程与函数的区别体现在哪些方面？ 答：相同点：过程与函数都属于子程序，；都需要先定义后使用；都允许调用；都可以重载。但也有不同：（1）过程调用时作为一个独立的语句出现，函数调用时只能作为一个语句元素出现；（2）函数调用的结果是返回一个函数值，过程调用的结果是执行过程体中的顺序语句。 6.过程可以定义在一个VHDL程序的那些位置？函数可以定义在一个VHDL程序的那些位置？ 7.VHDL是强类型语言还是弱类型语言？若数据类型不一致能否进行数据操作？如能，如何实现？ 答：强类型语言，即只有同类型的数据能够直接进行数据操作。若数据类型不一致不能进行直接数据 操作，但能够通过类型转换函数等方法转换为同类型数据后进行操作。 8. 有限状态机适用于什么数字系统的设计？有何优点？ 答：有限状态机适用于具有顺序控制特征的数字系统设计，一般作为系统的控制部分。具有结构模式简单、结构清晰、易优化、可靠性高、可实现高速控制等优点。 9.详细讨论并用示例说明with_select语句和case语句的异同点。 相同点：（1）描述完全条件；（2）条件的列出要求一致；… 不同点：（1）with_select是并行语句，case是顺序语句；（2）格式上，with_select语句只有最后一个子句分隔符用分号“；”，前面所有子句用逗号“；”。case语句的所有子句分隔符都用分号“；”；… 10.传统设计方法和EDA设计方法的主要的不同点？ 传统设计方法：自下而上（Bottom - up)的设计方法，是以固定功能元件为基础，基于电路板的设计方法。 EDA方法：自上而下（Top - Down)的设计方法。其方案验证与设计、系统逻辑综合、布局布线、性能仿真、器件编程等均由 EDA工具一体化完成。 11.现代数字系统常用设计方法有哪些? 自顶向下(Top--down)设计,自低向下(Bottom--up)设计，IP复用技术与SoC（片上系统。 12.VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部
EDA技术与VHDL语言课程设计 课程设计 EDA技术与VHDL语言 课程设计报告 班级: 电信11-2班 姓名: 董元伟 学号: 1106110205 指导教师: 李铁 成绩: 电子与信息工程学院 信息与通信工程系 - 2 - 课程设计;数字密码锁 目录 摘 要 ..................................................................... .......................................... - 3 - 一、设计目 的 ..................................................................... ............................ - 4 - 二、设计内容和要 求 ..................................................................... .................. - 4 - 1、用户开 锁 ..................................................................... ......................... - 5 -
2、管理员解除警 报 ..................................................................... .............. - 5 - 3、管理员修改密 码 ..................................................................... .............. - 5 - 4、定时返 回 ..................................................................... ......................... - 6 - 三、设计思路和系统结构...................................................................... ............ - 6 - 1、设计模 块 ..................................................................... ......................... - 6 - 2、系统结构和数字密码锁原理 图 .............................................................. - 7 - 3、设计思 路 ..................................................................... ......................... - 8 - 四、实验设计程序 如 ..................................................................... ................... - 9 - 五、创建测试平台仿真结 果 ..................................................................... ....... - 21 - 参考文
《EDA技术与VHDL基础》 课后习题答案 第一章 EDA技术概述 一、填空题 1、电子设计自动化 2、非常高速集成芯片硬件描述语言 3、CAD、CAE、EDA 4、原理图输入、状态图输入、文本输入 5、VHDL、Verilog HDL 6、硬件特性 二、选择题 1、A 2、C 3、A 4、D 5、C 6、D 7、A 第二章可编程逻辑器件基础 一、填空题 1、PLD 2、Altera公司、Xilinx公司、Lattice公司 3、基于反熔丝编程的 FPGA 4、配置芯片 二、选择题 1、D 2、C 3、C 4、D 第三章 VHDL程序初步——程序结构 一、填空题 1、结构、行为、功能、接口 2、库和程序包、实体、结构体、配置 3、实体名、类型表、端口表、实体说明部分
4、结构体说明语句、功能语句 5、端口的大小、实体中子元件的数目、实体的定时特性 6、设计库 7、元件、函数 8、进程PROCESS、过程PROCEDURE 9、顺序语句、并行语句 二、选择题 1、D 2、C 3、C 4、B 5、D 6、B 7、A 8、C 三、简答题 2、 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand_3in IS PORT(a,b,c:IN STD_LOGIC; y:OUT STD_LOGIC); END; ARCHITECTURE bhv OF nand_3in IS BEGIN y<=NOT(a AND b AND c); END bhv; 5、0000 6、11110111（247） 第四章 VHDL基础 一、填空题 1、顺序语句、并行语句 2、跳出本次循环 3、等待、信号发生变化时 4、函数、过程 5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性 6、程序调试、时序仿真 7、子程序、子程序 二、选择题
《EDA技术与VHDL语言设计》 课程设计 题目：交通灯控制器 姓名： ***** 院系：电子信息工程系 专业：电子信息工程 班级：电信112班 学号： ****** 指导教师： ****** 2013年6 月
交通灯控制器 *** （电子信息工程学系指导教师：**） 摘要：传统的交通灯控制器多数由单片机实现，本文介绍基于EDA技术设计交通灯控制器的 一种方案。EDA技术的一个重要特征是使用硬件描述语言来完成系统的设计文件，这在电子 设计领域已得到设计者的广泛采用。给出了交通灯控制器的源程序和仿真结果，仿真结果表明 该设计方案可行。 关键词：交通灯控制器；仿真；设计 1.设计原理 1.1设计要求 设计一个十字路口交通控制器，器示意图如图1.1所示，A方向和B方向歌设红（R）、黄（Y）、 绿（G）、和左拐（L）四盏灯，四种灯按合理的顺序亮灭，并能将灯亮的时间以倒计时的形式显示出来。A方向红、绿、黄、左拐灯亮的时间分别为65s、40s、5s、和15s，B方向红、绿、黄、左拐灯亮的时 间分别为55s、30s、5s、和15s。 1.2功能要求 两个方向各种灯亮的时间能够进行设置和修改，此外假设A方向是主干路，车流大，因此在 表1.2 交通灯控制器的状态 1.3设计思路和原理 根据交通灯控制器要求实现的功能，考虑用两个并行执行的always模块来分别控制A和B两个方向的四盏灯，这两个always模块使用同一个时钟信号，以进行同步。也就是说，两个always模块的敏感信号是同一个，每个模块控制一个方向的四种灯按如下顺序点亮，并往复循环：绿灯→黄灯→左拐灯→黄灯→红灯。 每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置法设计，这样只需改变计数器的
第3章 VHDL 基础 3-1 如图所示 input output enable buf3s mux21 in0in1output sel 3-2 程序： IF_THEN 语句 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 S PORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ; ARCHITECTURE one OF mux21 IS BEGIN PROCESS ( s0,s1,a,b,c,d ) BEGIN IF s1=?0? AND s0=?0? THEN y<=a ; ELSIF s1=?0? AND s0=?1? THEN y<=b ; ELSIF s1=?1? AND s0=?0? THEN y<=c ; ELSIF s1=?1? AND s0=?1? THEN y<=d ; ELSE y<=NULL ; END IF ; END PROCESS ; END ARCHITECTURE one ; CASE 语句 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 IS
PORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ; ARCHITECTURE two OF mux21 IS SIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ; BEGIN s<=s1 & s0 ; PROCESS ( s ) BEGIN CASE s IS WHEN “00” => y<=a ; WHEN “01” => y<=b ; WHEN “10” => y<=c ; WHEN “11” => y<=d ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ARCHITECTURE two ; 3-3 程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY MUXK IS PORT ( s0,s1 : IN STD_LOGIC ; a1,a2,a3 : IN STD_LOGIC ; outy : OUT STD_LOGIC ) ; END ENTITY MUXK ; ARCHITECTURE double OF MUXK IS SIGNAL tmp : STD_LOGIC ; --内部连接线 SIGNAL u1_s, u1_a, u1_b, u1_y : STD_LOGIC ; SIGNAL u2_s, u2_a, u2_b, u2_y : STD_LOGIC ; BEGIN p_MUX21A_u1 : PROCESS ( u1_s, u1_a, u1_b, u1_y ) BEGIN
选择题 1. 综合是设计流程的关键步骤，在下面对综合的描述中，（）是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B. 综合就是将电路的高级语言转化成低级的，可及 / 的基本结构相映射的网表文件； C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D. 综合可理解为，将软件描述及给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 2. 核在技术和开发中具有十分重要的地位，分软、固、硬,下列所描述的核中，对于硬的正确描述为。 A.提供用等硬件描述语言描述的功能块，但不涉及实现该功 能块的具体电路； B.提供设计的最总产品掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 3提供用等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的核为。 A .软 B.固 C.硬 D.都不是
4 在程序存盘过程当中，文件名应该是（） A. 结构体名 B. 程序包名 C. 任意 D. 实 体名 5. 大规模可编程器件主要有、两类，下列对结构及工作原理的 描述中，正确的是。 A.是基于乘积项结构的可编程逻辑器件； B. 是全称为复杂可编程逻辑器件； C.基于的器件，在每次上电后必须进行一次配置； D.在公司生产的器件中，7000系列属结构。 6. 规模可编程器件主要有、两类，其中通过实现其逻辑功能。 A. 可编程乘积项逻辑 B. 查找表（） C. 输入缓 冲 D. 输出缓冲 7.大规模可编程器件主要有和两类，下面对结构及工作原理描述中，正确的是（） A 全称为复杂可编程逻辑器件 B 是基于乘积项结构的可编程逻辑器件。 C 基于的器件，每次上电后必须进行一次配置。 D 在公司生产的器件中，7000系列属于结构 8.下列那个流程是正确的基于软件的/ 设计流程。 A.原理图文本输入→功能仿真→综合→适配→编程下载→硬件 测试
2.8.1填空 1.可编程逻辑器件的英文全称是Programmable Logic Device 2.可编程逻辑器件技术经历了PROM 、PLA、PAL 三个发展阶段 3. CPLD的基本结构包括可编程逻辑阵列块、输入/输出块、互联资源三个部分 4.目前市场份额较大的生产可编程逻辑器件的公司有Altera 、Xillinx 、Lattice 5.根据器件应用技术FPGA可分为基于SRAM编程的FPGA、基于反熔丝编程的FPGA 6. 快速通道/互联通道包括行互连、列互联、逻辑阵列块、逻辑单元 7.常用的的FPGA配置方式为主动串行、主动并行、菊花链 8.实际项目中，实现FPGA的配置常常需要附加一片EPROM 9.球状封装的英文缩写为BGA 10.CPLD/FPGA选型时主要考虑的因素有器件逻辑资源、芯片速度、功耗、封装2.8.2选择 1. 在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是（D） A EPLD B CPLD C FPGA D PAL 2. 在下列可编程逻辑器件中，属于易失性器件的是（D） A EPLD B CPLD C FPGA D PAL 3.下列逻辑部件中不属于Altera公司CPLD的是（A） A通用逻辑块（GLB） B可编程连线阵列（PIA） C输入输出控制（I/O） D逻辑阵列块（LAB） 4.下列逻辑部件中不属于Lattice公司CPLD的是（D） A通用逻辑块（GLB） B全局布线区（GRP） C输出布线区（ORP） D逻辑阵列块（LAB） 5.下列FPGA中不属于Xilinx公司产品的是（D） A XC4000 B Virtex
一知识点如下： 1. 面向FPGA 的开发流程：设计输入，综合，布线布局，仿真，下载和硬件测试。 2. 图形输入包括哪些方法：状态图输入，波形图输入和原理图输人。 3. EDA 设计输入包括哪两种类型：图形输入，硬件描述语言文本输入。 4. 仿真有哪两种形式：时序仿真，功能仿真。 5. IP 的含义，分哪些种类：IP 就是知识产权核或知识产权模块的意思，在EDA 技术和开发中具有十分重要 的地位。分为：软IP ，固IP 和硬IP 。 6. PLD 可编程逻辑器件（Programmable Logic Devices ）； PROM 可编程只读存储器（Programmable Read Only Memory ）； PLA 可编程逻辑阵列（Programmable Logic Array ）； PAL 可编程阵列逻辑（Programmable Array Logic ）； GAL 通用阵列逻辑（Generic Array Logic ）； EPLD 可擦除可编辑逻辑器件 ( Erasable Programmable Logic Device) ； CPLD 复杂可编程逻辑器件（Complex Programmable Logic Devices ）； FPGA 现场可编程门阵列（Field Programmable Gate Array ）； SOPC 可编程片上系统（System-on-a-Programmable-Chip ）。 7. PLD 的基本结构：输入缓冲、与阵列、或阵列和输出结构等四部分 8. PLD 的分类：按集成度分为： 简单PLD ：PROM ，PLA ，PAL ，GAL 复杂PLD ：CPLD ，FPGA 按结构分为： 乘积项结构器件，查找表结构器件 按编程工艺划分为：熔丝型器件，反熔丝型器件， EPROM 型，EEPROM 型， SRAM 型 ， FLASH 型 9. PLD 中阵列线连接表示，与或阵列的表示：见右 10. MAX7000结构的主要部分，宏单元的功能块组成：MAX7000结构主要是由多个LAB 组成的阵列以及它 们之间的连线构成。宏单元由逻辑阵列，乘积项选择矩阵和可编程寄存器3个功能块组成。 11. Cyclone 器件有哪些模块构成：主要由逻辑阵列块，嵌入式存储器块，I/O 单元和PLL 等模块构成。 12. 端口模式有哪几种：IN ：输入端口，OUT ：输出端口， INOUT ：输入输出双向端口， BUFFER ：缓冲端口 13. STD_LOGIC 定义的9种数据：‘U ’表示未初始化；‘X ’表示强未知的；‘0’表示强逻辑0；‘1’表示强 逻辑1；‘Z ’表示高阻态；‘W ’表示弱未知；‘L ’表示弱逻辑0；‘H ’表示弱逻辑1；‘-’表示忽略 14. 信号与变量的异同点比较，信号赋值语句和变量赋值符号： 信号赋值符号：〈= 变量赋值符号： ：= 15. PROCESS 语句结构的3部分组成：说明部分，顺序描述语句部分和敏感信号参数表 16. 仿真延时的两种模型：固有延时和传输延时 17. 状态机的分类：从信号输出方式分为：Mealy 型和Moore 型两种 信号SIGNAL 变量V ARIABLE 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储 适用范围 在整个结构体内的任何地方都能 只能在所定义的进程中使用 行为特性 在进程的最后才对信号赋值 立即赋值
1.下降沿与上升沿的描述。 a)上升沿：clock’event and clock=’1’ rising_edge() b)下降沿：clock’event and clock=’0’ falling_edge() 2.信号与变量的区别 3.实体中有哪些端口，及其含义。 in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部对其赋值。 inout:输入输出型，既可读也可赋值。 buffer: 缓冲型，与 out 相似，但可读。 4.编程，配置。 通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程 5.3-8译码器真值表，写程序 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; Array ENTITY coder IS PORT(A : IN STD_LOGIC_VECTOR(1 TO 3) Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END coder ; ARCHITECTURE a1 or coder IS Begin IF A=“000” THEN Y<=“00000001”; ELSIF A=“001” THEN Y<=“00000010”; ELSIF A=“010” THEN Y<=“00000100”; ELSIF A=“011” THEN Y<=“00001000”; ELSIF A=“100” THEN Y<=“00010000”; ELSIF A=“101” THEN Y<=“00100000”; ELSIF A=“110” THEN Y<=“01000000”; ELSE Y<=“10000000”; END IF; END a1; 6.CPLD，FPGA的中文含义 CPLD：（Complex Programmable Logic Device）复杂可编程逻辑器件 FPGA：（Field Programmable Gate Array）现场可编程门阵列 ASIC：（Application Specific Integrated Circuit）专用集成电路 7.常用的库、包 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_Arith.all;
《VHDL语言与EDA技术》课程试卷（1）答案 一、分析下列代码。 1、试分析，该代码描述的是什么功能电路？ 答：模8计数器 2、 试分析，该代码描述的是什么功能电路？ 答：四位二进制码输入，LED七段码显示电路 若不写第24行代码，是否可以？说明理由。 答：不可以，否则输入0000-1001以外的数据时就无法继续执行代码。 3、试分析，在该代码中，第8行“f<=temp1 XOR temp2;”写在第九行“temp1<=a AND b; ”和第十行“temp2<=c OR d;”前面，这种书写顺序对功能的实现有没有影响？ 答：没有 该代码中有一个错误，在第4行，此行语句应改为END exam; 4、 试分析，该代码描述的是什么功能电路？ 答：通用译码器 第4句中的端口ena 是使能信号输入端，在此代码描述的电路中，ena为0还是为1时电路能有效完成期望功能？ 答：1 此代码描述中，第11句和第12句中，x'high 代表的值是多少？ 答：7 二、填空，补全下列代码。 1、output: OUT std_logic_vector( 7 downto 0) ); (OTHERS=>' Z'); 2、 q:OUT STD_LOGIC_VECTOR (1 DOWNTO 0)); SIGNAL q_tmp: STD_LOGIC_VECTOR(1 DOWNTO 0); process( clk) IF(clk'event and clk=' 1 ')then q_tmp <= ( others =>'0'); end if; end process ;
end rtl; 三、设计程序，完成下列功能 1、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY fulladder IS PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END fulladder; ARCHITECTURE rtl OF fulladder IS BEGIN s<=a XOR b XOR cin; cout<=(a AND B) OR (a AND cin) OR (b AND cin); END rtl; 2、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dff1 IS PORT(d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC); END dff1; ARCHITECTURE behavior OF dff1 IS BEGIN PROCESS (rst, clk) BEGIN IF (rst='1') THEN q<='0'; ELSIF ( clk'EVENT AND clk='1' ) THEN q<=d; END IF; END PROCESS; END behavior; 四、简答题 1、 进程（process）内部的语句是一种顺序描述语句，其内部经常包括if,wait,case或loop语句。 特点： 1、进程与进程，或其它并发语句之间的并发性； 2、进程内部的顺序性； 3、要么使用敏感信号列表（sensitivity list），要么使用wait语句，二者不可同时使用。 4、进程必须包含在主代码段中，当敏感信号列表中的某个信号发生变化，或者wait语句的条件满足时，process内部的代码就顺序执行一次；
VHDL复习 一．问答题 1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ ●信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值 语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 ●信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立 即生效。变量，赋值符号用于变量赋值动作，立即生效。 2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ ●进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号 组成，各信号间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。 3什么是库、程序包、子程序、过程调用和函数调用？ ●库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其 目录可查询、调用。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。过程调用、函数调用都是子程序调用。 二．改错题 1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC 类型的信号，请判断下面给出的CASE语句程序片段： ●CASE sel IS ●WHEN“00”=>q<=a； ●WHEN“01”=>q<=b； ●WHEN“10”=>q<=c； ●WHEN“11”=>q<=d； ●END CASE； ●答案：CASE语句缺“WHEN OTHERS”语句。 2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out 为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： ●LIBRARY IEEE； ●USE IEEE.STD_LOGIC_1164.ALL； ●ENTITY add IS ●PORT（data_in1, data_in2：IN INTEGER； ●data_out：OUT INTEGER）； ●END add； ●ARCHTECTURE add_arch OF add IS ●CONSTANT a:INTEGER<=2； ●BEGIN