EDA技术与VHDL复习练习题 8、GAL16V8的_______不可编程:
A：与阵列 B：或阵列>
※<习题一 C：输出逻辑宏单元OLMC D：A、B都
三、判断题一、填空题1、GAL器件的输出逻辑宏单元OLMC不能实现PAL
________1、PLD的中文含义是：。器件的所有输出形式。（） ASIC的中文含义是：________。2、2、PAL器件只能一次编程。（）、“与－或”结构的可编程逻辑器件主要由四33、GAL器件只能一次编程。（）
____________________、部分构成：________、4、PAL和GAL器件需要使用专门的编程器编程。 ____________。和5、PAL器件可以在系统编程。（）”表示此、可编程逻辑器件结构图中一般用“x46、GAL器件可以在系统编程。（）________。编程单元为7、PAL器件可以取代GAL器件。（）、可编程逻辑器件结构图中一般用“·”表示58、GAL器件可以取代PAL器件。（）。此编程单元为________9、GAL器件可以使用紫外线擦除。（）、可编程逻辑器件结构图中无任何标记表示此610、GAL器件OLMC不可编程。（）。编程单元为________11、GAL器件不能加密。（）、可编程逻辑器件按规模的大小一般分为7。和_________________答案:和________8、低密度可编程逻辑器件的主要有一、填空题 _________。1、可编程逻辑器件2、专用集成电路________9、GAL器件取代全部PAL器件。3、输入电路、可编程“与”阵列、可编程或阵 PAL次编程。器件只能________10、列、输出电路4、编程连接5、固定连接 ________器件能次编程。11、GAL6、不连接7、低密度可编程逻辑器件、髙密度可 TTL器件。取代器件、12GAL________编程逻辑器件8、PAL、GAL9、可以10、一 GAL、器件采用擦除。________1311、多12、可以13、电14、不能15、编程器 GAL在系统编程。器件________和、14PAL二、选择题 15、编程。GAL和器件需要使用________PAL1、B 2、D 3、B 4、D 5、C 6、A 7、D 8、B 二、选择题三、判断题的基本结构形式是、可编程逻辑器件1PLD1、X 2、√ 3、X 4、√ 5、X
_______:
6、X
7、X
8、√
9、X 10、X 11、X ：与——或B A：与——与：或——或：或——与 CD_______: 2、可以多次编程的器件是※<习题二>
B PROM：PLA： A一、填空题PAL C： D GAL：
1PLD、髙密度可编程逻辑器件的主要有________器件未编程时_______:
和、3_________ A：有逻辑功能：没有逻辑功能。 B2、CPLD的中文含义是器件有逻辑功能： C PAL_________。
3、FPGA的中文含义是_________。GAL D：器件有逻辑功能
4、FPGA的_________: 器件可以用GAL、4擦除加密。
5、CPLD的_________加密。：紫外线 B：普通光 A
6、CPLD的集成度_________于 D：红外线 C：电PAL和GAL。
7、______: 器件的输出引脚最多有、5GAL16V8CPLD的内部延时_________。
8、FPGA的内部延时_________。208 D：4 C： B 16 A：：
9、CPLD的一般采用“________________: 器件的输入引脚最多有PAL16V86、”结构。
108 D：4 C： B16： A：、FPGA 20的一般采用“_________”结构。
11、FPGA的一般采用_________工艺。_________: 不能取代GAL16V8、7
12、断电后，FPGA74LS138
： B PAL16V ： A器件中的配置数据会自动。_________ ispLSI1032E-70PLCC84：74LS373 D： C．
13、断电后，CPLD中的数据不会_______。答案:
一、填空题编程器编14、在系统可编程CPLD和FPGA______1、CPLD、FPGA 2、复杂可编程逻辑器件程。
3、现场可编程门阵列
4、不能
5、能
6、髙15、CPLD和FPGA的I/O端数和触发器比PAL和
7、确定8、不确定9、与－或阵列10、查找表GAL______。
11、SRAM12、丢失13、丢失14、不需二、选择题15、多
二、选择题1、CPLD内部含有多个逻辑单元块，每个逻辑单1、B 2、B 3、B 4、
D 5、B 6、元块相当于一个（）器件:
A
7、D 8、D 9、：GAL C：FPGA D：EPROM D 10、B PAL A： B三、判断题2、高密度ispLSI1000系列器件的基本逻辑单元
1、X
2、是:
X 3、X 4、X 5、X 6、√ 7X 8√9X
※<习题三>
GRP B：通用逻辑块GLB ：全局布线区 ACDN IOC D：输出布线区 C：输入
输出单元一、填空题: 器件特点描述正确的是、对CPLD31、VHDL语言是________标准化语言。 B：不能多次编程：可以多次编程 A2、一个完整的VHDL程序包含：_____、_____、：使用红外线擦除：使用紫外线擦除 D C_____、 _____、______五个部分。 :
器件特点描述正确的是、对CPLD43、_______部份说明了设计模块的输入/输出
接GAL A：不能多次编程 B和：集成度低于PAL口信号或引脚。：可以加密C：内部触发器少 D4、_______部份描述了设计模块的具体逻辑功:
5、对FPGA器件特点描述正确的是能。 B：采用工艺SRAMEEPROM A：采用
工艺5、VHDL提供了四种端口模式：_____、_____、低：集成度比 CPAL和GAL_____、 _____。：断电后配置数据不丢失 D6、关键字实体的英文是：
_____。 :
6、只能一次编程的器件是
7、关键字结构体的英文是：_____。 CPLD DGAL C：：：FPGA A：PAL B
8、VHDL语言常用的库有：_____、_____、 _____。 :
、可以进行在系统编程的器件是7 。_____、结构体的描述方式主要有：_____
和9 ：GAL D CPLD：：： AEPROM BPAL C 、_____、_____10、IEEE库常用的程序包有：: 、8CPLD和FPGA的不同特性。_____ ：髙速度 B A：高密度构成_____和_____11、程序包由：：在系统编程 C D：加密二、选择题:
、可以进行在系统编程的器件是9、ＶＨＤＬ语言程序结构中必不可少的部分是：1 ：PAL CGAL D：FPGA：： AEPROM B ）（）（、10在系统可编程器件一般使用计算机的）实体和结DC）配置（（A）库（B）程序包（: 编程构体 DUSB C B A：串口：并口：口：VGA口、ＶＨＤＬ语言端口模式
中不允许内部引用该2三、判断题）：端口信号的是（、在系统可编程器件需使用编程器编程。1 （B）ＯＵＴ（A）ＩＮ 2、在系统可编程器
件不能先焊接后编程。D）ＩＮＯＵＴC）ＢＵＦＦＥＲ（（、使用在系统可编程器件设计的电子产品不能3 ）：下面哪种、VHDL库使用时不需声明（ 3 ）
升级。（库（B）ASIC库（A）IEEE不能加密。（、4CPLD）ALTERA 库WORK 库（D）（C）中的数据会丢失。（）CPLD5、断电后：）、4下面哪种VHDL库使用时不需声明（ FPGA、断电后6 ）中的数据会丢失。（库库（B）ASICIEEE（A））能加密。（FPGA、7 库（D）ALTERA 库（C）STD 的内部延时确定。（CPLD、8 ）、能反馈输出信号至内部的端口模式是5 、9的内部延时确定。（FPGA ））：（B）ＯＵＴ（）ＩＮ（A）ＩＮＯＵＴD（）ＢＵＦＦＥＲC（
6、CLK为输入信号，其正确的端口说明是：（） 8、IEEE库、STD库、WORK 库
9B）CLK：OUT BIT、行为描述、数据流描述）（ACLK：IN BIT （10、BIT STD_LOGIC_1164、STD_LOGIC_UNSIGNED、（C）CLK：INOUT
STD_LOGIC_ARITH
（D）CLK：BUFFER BIT
11、程序包首、程序包体 Q07、为输出信号，但内部设计会用到其反馈信二、选择题）号，其正确的端口说明是：（1、D 2、B 3、C 4、C 5、C 6）（A）CLK：IN BIT （BCLK：OUT BIT、A
7、D 8、C 9、）CLK：INOUT BIT B 10、C （C三、判断题BUFFER BIT ）（DCLK：1、√STD_LOGIC_11648、程序包的正确声明方法是： 2、X 3、X 4、X 5、√ 6、√
7、√ 8、X 9、√（） 10、√ 11、√ 12、√
※<习题四（A>
USE STD_LOGIC_1164 ）USE IEEE.STD_LOGIC_1164 （B）一、填空题USE IEEE.STD_LOGIC_1164.ALL C）（1、布尔类型（BOOLEAN）的取值只有_____和USE WORK.STD_LOGIC_1164.ALL （D）_____。 9、类属说明的正确格式是：（）2、位类型（BIT）的取值只有_____和_____。）
GENERIC(delay:TIME=20us); （A3、SIGNAL b:BIT_VECTOR(6 TO 0),信号b被定GENERIC(delay:TIME:=20us); ）（B义为_____位位宽。GENERIC(delay TIME=20us); ）（C4、仅能用于仿真的数据类型有_____、_____。
GENERIC(delay=TIME:=20us);
）D（5、‘A'，‘a'是不同的_____。数据类型，必须声明库10、使用STD_LOGIC6、字符串是用_____括起来的一个字符序列。（）7、错误等级类型用来表示系统的状态，共有四（STD B）ALTERA A（）种错误等级：_____、_____、_____、_____。WORK D）（（C）IEEE 8、VHDL语言有4类操作符：_____、_____、_____、三、判断题 _____。 IEEE1、库使用时必须声明。（）”可综合REM”、“MOD”、“9、算术运算符“/ 程序所必须的。、实体（2ENTITY）不是VHDL 的乘方。/底必须是_____的分母（） 3、一个实体只能有一个结构体。 _____、_____、_____10、VHDL的数据对象有：模式的信号也可在表达式的右边使用。、4OUT 。和在表达式的右边使用时信5、INOUT是双向信号，二、选择题号来自外部。（），thrwed，，mon，tue，、1TYPE week IS（sun也可在表达式的右边使用，但其含义、6BUFFER ）的数据类型是（）；fri，sat week 是指内部反馈信号。（）BIT （B）（A）字符、结构体内部定义的数据类型、常数、函数、7 D）枚举）STD_LOGIC （（C过程只能用于该结构体。（）、ＶＨＤＬ语言优先级最高的运算符是2 ）（库使用时也必须声明。、8STD ）：（、库的好处是可使设计者共享设计成果。9）（BOR （A）AND ）（、
库的说明语句必须放在实体前面。10 XOR
）（D（C）NOT 、配置用于描述层与层之间的连接关系和实体11 ）：3、变量不能使用的程序结构部分是（与结构体之间的关系。（））进程（B）结构体（A、类属参量为实体和外部环境通信提供一种静12 ）过程）函
数（D（C态信息通道，类属的值可以由设计实体外部提）：4、变量不能使用的程序结构部分是（供。（））进程（A）实体（B）过程C）函数（D（:
答案、能在进程之间传递信息的数据对象是5一、填空题）：（、实体、结构体、库、程序包、配置IEEE 2、1 （B）变量A（）常量BUFFER 、实
体3IN、5、结构体4、OUT、INOUT、）文件D（）信号C（ARCHITECTURE 、ENTITY 7、6．
6、a已定义为信号，b已定义为变量，下面正确答案:
一、填空题的表达是：（）1、TRUE FALSE 2、a<=b 1、0 3、7
（A）a:=b （B）4、时间类型、实数类型 5（C）b:=a （D）b<=a
、字符6、双引号
7、NOTE、signal a:bit; signal b:bit_vector(1 、WARNING、ERROR、FAILURE 78、逻辑运算、关系运算、算术运算、并值运算downto 0);下面正确的表达式是：( )
9、2 10、常量、变量、信号、文件（）b<=a B）a<=b （A二、选择题a:=b(0) （D）a<=b(0) （C）1、D 2、signal a,b:bit; signal y:bit_vector(1 8、
C 3、A 4、A 5、C 6、B
7、C 8、D 9、downto 0);下面正确的表达式是：( ) B 10、B 11、D
三、判断题（B）y<=b （A）y<=a
1、√ 2y<=b&a D）、√ 3、√ 4、X 5、√ 6、√ 7、√（C）y<=b and a （8、√9、常量的正确格式是：（） 9、X 10、√ 11、X 1
2、√ 1
3、X
14）（ACONSTANT Vcc:REAL=5.0 ; 、√ 15、X 16、√
※<习题五（CONSTANT Vcc:REAL:=5.0 ; >
B）（CONSTANT Vcc REAL=5.0 ; C）一、填空题CONSTANT Vcc:=5.0 ; （D）1、顺序语句只能在______、_______、______内a<=a+1;a<=a+1; 的初值
为0；执行语句a10、部使用。 a<=a+1; ）后，a的值为（2、VHDL语言常用顺序描述语句有：______、3 ）））（）（A0 B1 （C2 （D_______、______。a:=a+1;a:=a+1; a11、的初值为0；执行语句3、wait ________ a,b;
的值为（a:=a+1;后，a ）4、wait ________ clk'enent and clk='1'; 3 （（A）
0 BD）（（）1 C）2 5、if a>b _______ y<=a; 三、判断题 _____ c>d _______ y<=b; 、布尔类型只能进行关系运算，不能进行算术1 End if;
）（运算。 6、CASE sel ______
） 2、整数类型使用时必须限定其范围。（ WHEN 0 => q<=i0; ）（3、实数类型不能用于逻辑综合。 WHEN 1 => q<=i1; 4、时间类型可以用于逻辑综合。（） WHEN ____ => NULL; 、数组是将相同类型的数据集合在一起所形成5 EDN _____;
）的一个新的数据类型。（7、FOR i IN 0 ___ 9 LOOP （）类型。定义的数据类型是一个、6TYPE“新” tmp:=tmp+1; 定义的数据类型是原类型的一个子、7SUBTYPE END ______;
集，仍属原类型。（）8、BLOCK内的语句是______语句。语言是一种类型
特性很强的语言，要求、8VHDL9、进程由 _____、_____、____三部份构成。操作对象和操作数的数据类型必须一致，不能将10、并行信号赋值语句有三种
_____、_____、）不同类型的信号连接起来。（ ____。语言运算符没有优先级。（VHDL9、）11、选择信号赋值语句的每一子句后是_____号，、使用算术运算时，应严格遵循赋值语句两边10最后一句是______号。的数据的位长一致。（）12、元件例化语句有____关联和____关联两种方、无论是什么样的运算表达式都能进行逻辑综11式。合。（）13、GAL器件采用________擦除。、常量的设置是为了使设计中的常数更容易阅1214、PAL和GAL器件________在系
（）15、PAL和GAL器件需要使用________编程。 13 、统编程。读和修改。
变量能用于进程之间传递信号。（）二、选择题、变量是个局部量，其赋值是立即生效的。141、不是顺序语句使用的程序部分是_______: 15、信号是个全局量，其赋值是立即生效的。 A：进程内部 B：函数内部仿真器允许变量和信号设置初值，但16VHDL、：结构体内部 D：过程内部 C ）综合器则不会对其综合处理。（VHDL．
2、不是顺序语句是_______: 答案:
一、填空题if A：process B：1：case D：loop 、进程、函数、过程 C2、if3、不是顺序语句是_______: 、case、loop
3：block B：if 、on A4wait
、until
C：case D：54、、不是顺序语句是_______: then elsif then 6、：component B：if IS OTHERS CASE A7loop
、TO LOOP C：case D：85、在下面程序结构______中执行的语句是并行、并行
9、敏感信号参数表、说明部分、顺序描述语句语句:
部分：结构体 D A：进程 B：函数 C：过程10、简单信号赋值语句、条件信号赋值语句、选6、布尔表达式Y=AB+C的正确表达式是_______:
择信号赋值语句(B OR C) ：Y<=A AND B OR C; B：Y<= A AND A11、逗、分：Y<=A AND B +C ： CY<=AC+C D12、位置、名字7、进程内不能定义:
二、选择题：信号 C D：子程序：常量 A B：变量1、D 8、进程之间通过_______传递信息:
2、：过程：函数 D A ：信号 A：变量 B C
3、_______: 9、有优先级关系的语句是A
4、：：CASE DNULL A ： A：IF BLOOP C
5、_______:: 10、有优先级关系的语句是D
6：条件赋值语句 B 、A A：简单赋值语句7 D C：选择赋值语句：元件例化语句、C
8三、判断题、B
9、顺序语句按语句的先后顺序执行。（1 、A ）
10、、进程语句本身是并行语句，但其内部是顺序B
2三、判断题）执行的。（
1、√ 3、函数内部也可以有并行描述语句。（）2）、√、进程内部也可有并行描述语句。（435、、 case语句应将表达式的所有取值都列出来。X 4循环中使用的变量需预先定义。、6FOR …LOOP 、X
语句只能跳出本次循环。（、7NEXT 、√5）
X EXIT8、语句结束整个循环。（）、6
、√） 7也能进行综合。（WAIT FOR 20ns 、9 10、并行语句在结构体中执行是同步的，其执行、√8X ）方式与程序书写顺序无关。（、9 11、一个结构体只能有一个进程。（）10、√、进程之间可以通过变量传递信息。（12 、X ）11X 13、、进程只有在其敏感信号发生变化时才被执12 行。（13 ）、√、进程内定义的是局部量。（14 14、√）
（条件信号赋值语句有优先级的关系。、15 ）15、√ 16、选择信号赋值语句不允许有条件重叠现象。、√ 16 17、√、条件信号赋值语句允许有条件涵盖不全现17 ）象。（18、√、元件例化语句位置关联时位置必须一一对18应。（）