eda技术与vhdl设计答案
【篇一：eda技术与vhdl复习练习题】
/p> 一、填空题
1、pld的中文含义是：________。
2、asic的中文含义是：
________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为
________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。 10、pal器件只能
________次编程。 11、gal器件能________次编程。
12、gal器件________取代ttl器件。 13、gal器件采用________
擦除。
14、pal和gal器件________在系统编程。 15、pal和gal器件需
要使用________编程。二、选择题
1、可编程逻辑器件pld的基本结构形式是_______:
a：与——与b：与——或c：或——与d：或——或
2、可以多次编程的器件是_______:a：prom b：plac：pal d：
gal
3、pld器件未编程时_______:
a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal
器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：
红外线 d：电
5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：
20
6、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：20
7、gal16v8不能取代_________:a：pal16v b：74ls138
c：74ls373 d：isplsi1032e-70plcc84
8、gal16v8的_______不可编程:
a：与阵列 b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判
断题 1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有
输出形式。（）
2、pal器件只能一次编程。（）
3、gal器件只能一次编程。（）
4、pal和gal器件需要使用专门的编程器编程。
5、pal器件可以在系统编程。（）
6、gal器件可以在系统编程。（）
7、pal器件可
以取代gal器件。（） 8、gal器件可以取代pal器件。（） 9、
gal器件可以使用紫外线擦除。（）10、gal器件olmc不可编程。（） 11、gal器件不能加密。（）
答案:
一、填空题
1、可编程逻辑器件
2、专用集成电路
3、输入电路、可编程“与”阵列、可编程或阵列、输出电路
4、编程
连接5、固定连接
6、不连接
7、低密度可编程逻辑器件、髙密度可编程逻辑器件
8、pal、gal
9、可以10、一 11、多12、可以13、电14、不能15、编
程器二、选择题
1、b
2、d
3、b
4、d
5、c
6、a
7、d
8、b 三、判断题
1、x
2、√
3、x
4、√
5、x
6、x
7、x
8、√
9、x 10、x 11、x
※习题二
一、填空题
1、髙密度可编程逻辑器件的主要有________和_________。
2、cpld的中文含义是_________。
3、fpga的中文含义是
_________。 4、fpga的_________加密。 5、cpld的_________
加密。
6、cpld的集成度_________于pal和gal。
7、cpld的内部延时
_________。 8、fpga的内部延时_________。
9、cpld的一般采用“_________”结构。 10、fpga的一般采用
“_________”结构。 11、fpga的一般采用_________工艺。
12、断电后，fpga器件中的配置数据会自动_________。
13、断电后，cpld中的数据不会_______。 14、在系统可编程cpld 和fpga______编程器编程。
15、cpld和fpga的i/o端数和触发器比pal和gal______。二、
选择题
1、cpld内部含有多个逻辑单元块，每个逻辑单元块相当于一个（）器件:
a：pal b：gal c：fpga d：eprom 2、高密度isplsi1000系列器
件的基本逻辑单元是:
a：全局布线区grpb：通用逻辑块glbc：输入输出单元ioc d：输
出布线区cdn 3、对cpld器件特点描述正确的是:a：不能多次编程b：可以多次编程
c：使用紫外线擦除 d：使用红外线擦除 4、对cpld器件特点描述
正确的是:
a：不能多次编程 b：集成度低于pal和galc：内部触发器少 d：可
以加密 5、对fpga器件特点描述正确的是:
a：采用eeprom工艺 b：采用sram工艺c：集成度比pal和gal
低 d：断电后配置数据不丢失 6、只能一次编程的器件是:
a：pal b：gal c：cpld d：fpga 7、可以进行在系统编程的器件是:
a：eprom b：pal c：gal d：cpld 8、cpld和fpga的不同特性:a：高密度 b：髙速度c：在系统编程 d：加密
9、可以进行在系统编程的器件是:
a：eprom b：pal c：gal d：fpga 10、在系统可编程器件一般使
用计算机的（）编程:
a：串口 b：并口 c：usb口 d：vga口三、判断题
1、在系统可编程器件需使用编程器编程。
2、在系统可编程器件不
能先焊接后编程。 3、使用在系统可编程器件设计的电子产品不能升级。（）
4、cpld不能加密。（）
5、断电后cpld中的数据会丢失。（）
6、断电后fpga中的数据
会丢失。（） 7、fpga能加密。（）
8、cpld的内部延时确定。（） 9、fpga的内部延时确定。（）
答案:
一、填空题
1、cpld、fpga
2、复杂可编程逻辑器件
3、现场可编程门阵列
4、
不能5、能6、髙 7、确定8、不确定9、与－或阵列10、查找表 11、sram12、丢失13、丢失14、不需15、多二、选择题
1、b
2、b
3、b
4、d
5、b
6、a
7、d
8、d
9、d 10、b 三、判断
题
1、x
2、x
3、x
4、x
5、x
6、√ 7x 8√9x ※习题三
一、填空题
1、vhdl语言是________标准化语言。
2、一个完整的vhdl程序包含：_____、_____、_____、 _____、
______五个部分。
3、_______部份说明了设计模块的输入/输出接口信号或引脚。
4、_______部份描述了设计模块的具体逻辑功能。
5、vhdl提供了四种端口模式：_____、_____、_____、 _____。
6、关键字实体的英文是：_____。
7、关键字结构体的英文是：
_____。 8、vhdl语言常用的库有：_____、_____、 _____。9、
结构体的描述方式主要有：_____和_____。 10、ieee库常用的程
序包有：_____、_____、 _____。
11、程序包由：_____和_____构成二、选择题
1、ＶＨＤＬ语言程序结构中必不可少的部分是：（）
（a）库（b）程序包（c）配置（d）实体和结构体
2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（）：（a）ＩＮ（b）ＯＵＴ（c）ＢＵＦＦＥＲ（d）ＩＮＯＵＴ
3、
下面哪种vhdl库使用时不需声明（）：（a）ieee库（b）asic库（c）work 库（d）altera库 4、下面哪种vhdl库使用时不需声明（）：（a）ieee库（b）asic库（c）std 库（d）altera库 5、
能反馈输出信号至内部的端口模式是（）：
（a）ＩＮ（b）ＯＵＴ
（c）ＢＵＦＦＥＲ（d）ＩＮＯＵＴ
6、clk为输入信号，其正确的端口说明是：（）（a）clk：in bit （b）clk：out bit（c）clk：inout bit （d）clk：buffer bit
7、q0为输出信号，但内部设计会用到其反馈信号，其正确的端口
说明是：（）
（a）clk：in bit （b）clk：out bit（c）clk：inout bit （d）clk：buffer bit 8、std_logic_1164程序包的正确声明方法是：（）（a）use std_logic_1164 （b）use ieee.std_logic_1164 （c）use ieee.std_logic_1164.all （d）use work.std_logic_1164.all 9、类属说明的正确格式是：（）（a）generic(delay:time=20us); （b）generic(delay:time:=20us); （c）generic(delay
time=20us); （d）generic(delay=time:=20us);
10、使用std_logic数据类型，必须声明库（）
（a）altera （b）std （c）ieee （d）work 三、判断题
1、ieee库使用时必须声明。（）
2、实体（entity）不是vhdl程序所必须的。
3、一个实体只能有一个结构体。（）
4、out模式的信号也可在表达式的右边使用。
5、inout是双向信号，在表达式的右边使用时信号来自外部。（）
6、buffer也可在表达式的右边使用，但其含义是指内部反馈信号。（）
7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（）
8、std库使用时也必须声明。（） 9、库的好处是可使设计者共享设计成果。
10、库的说明语句必须放在实体前面。（） 11、配置用于描述层与层之间的连接关系和实体与结构体之间的关系。（）
12、类属参量为实体和外部环境通信提供一种静态信息通道，类属的值可以由设计实体外部提供。（）
答案:
一、填空题
1、ieee
2、实体、结构体、库、程序包、配置
3、实体
4、结构体
5、in、out、inout、buffer
6、entity
7、architecture
8、ieee库、std库、work库 9、行为描述、数据流描述
10、std_logic_1164、std_logic_unsigned、std_logic_arith
11、程序包首、程序包体二、选择题
1、d
2、b
3、c
4、c
5、c
6、a
7、d
8、c
9、b 10、c 三、判断题 1、√ 2、x 3、x 4、x 5、√ 6、√
7、√ 8、x 9、√ 10、√ 11、√ 12、√ ※习题四
一、填空题
1、布尔类型（boolean）的取值只有_____和_____。
2、位类型（bit）的取值只有_____和_____。
3、signal
b:bit_vector(6 to 0),信号b被定义为_____位位宽。
4、仅能用于仿真的数据类型有_____、_____。
5、‘a’，‘a’是不同的_____。
6、字符串是用_____括起来的一个字符序列。
7、错误等级类型用来表示系统的状态，共有四种错误等级：_____、_____、 _____、_____。
8、vhdl语言有4类操作符：_____、_____、_____、
_____。
9、算术运算符“/”、“mod”、“rem”可综合的分母/底必须是_____
的乘方。
10、vhdl的数据对象有：_____、_____、 _____和。二、选择题 1、type week is（sun，mon，tue，wed，thr，fri，sat）；
week的数据类型是（）（a）字符（b）bit（c）std_logic （d）枚举 2、ＶＨＤＬ语言优先级最高的运算符是（）：（a）and （b）or（c）not （d）xor
3、变量不能使用的程序结构部分是（）：（a）结构体（b）进程（c）函数（d）过程
4、变量不能使用的程序结构部分是（）：（a）实体（b）进程（c）函数（d）过程
5、能在进程之间传递信息的数据对象是（）：
（a）常量（b）变量（c）信号（d）文件
6、a已定义为信号，b已定义为变量，下面正确的表达是：（）（a）a:=b （b）a=b（c）b:=a （d）b=a
7、signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达
式是：( ) （a）b=a（b）a=b （c）a=b(0) （d）a:=b(0)
8、signal a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表
达式是：( ) （a）y=a （b）y=b （c）y=b and a （d）y=ba 9、
常量的正确格式是：（）（a）constant vcc:real=5.0 ; （b）constant vcc:real:=5.0 ; （c）constant vcc real=5.0 ; （d）constant vcc:=5.0 ;
10、a的初值为0；执行语句a=a+1;a=a+1; a=a+1;后，a的值为（）（a）0 （b）1 （c）2 （d）3 11、a的初值为0；执行语句
a:=a+1;a:=a+1; a:=a+1;后，a的值为（）（a）0 （b）1 （c）2 （d）3 三、判断题
1、布尔类型只能进行关系运算，不能进行算术运算。（）
2、整数类型使用时必须限定其范围。（）
3、实数类型不能用于逻辑综合。（）
4、时间类型可以用于逻辑综合。（）
5、数组是将
相同类型的数据集合在一起所形成的一个新的数据类型。（） 6、type定义的数据类型是一个“新”类型。（） 7、subtype定义的数
据类型是原类型的一个子集，仍属原类型。（）
8、vhdl语言是一种类型特性很强的语言，要求操作对象和操作数
的数据类型必须一致，不能将不同类型的信号连接起来。（）
9、vhdl语言运算符没有优先级。（）
10、使用算术运算时，应严格遵循赋值语句两边的数据的位长一致。（）
11、无论是什么样的运算表达式都能进行逻辑综合。（）
12、常量的设置是为了使设计中的常数更容易阅读和修改。（）
13、变量能用于进程之间传递信号。（） 14、变量是个局部量，其
赋值是立即生效的。 15、信号是个全局量，其赋值是立即生效的。16、vhdl仿真器允许变量和信号设置初值，但vhdl综合器则不会对其综合处理。（）
答案:
一、填空题
1、true false
2、1、0
3、7
4、时间类型、实数类型
5、字符
6、双引号
7、note、warning、error、failure
8、逻辑运算、关系运算、算术运算、并值运算 9、2 10、常量、变量、信号、文件二、选择题
1、√
2、√
3、√
4、x
5、√
6、√
7、√
8、√
9、x 10、√ 11、x 12、
√ 13、x 14、√ 15、x 16、√ ※习题五
一、填空题
1、顺序语句只能在______、_______、______内部使用。
2、vhdl语言常用顺序描述语句有：______、_______、______。
3、wait ________ a,b;
4、wait ________ clk’enent and clk=’1’;
5、if ab _______ y=a; _____ cd _______ y=b; end if;
6、case sel ______
when 0 = q=i0;when 1 = q=i1;when ____ = null; edn _____;
7、for i in 0 ___ 9 loop tmp:=tmp+1; end ______;
8、block内的语句是______语句。
9、进程由 _____、_____、____三部份构成。 10、并行信号赋值
语句有三种_____、_____、____。
11、选择信号赋值语句的每一子句后是_____号，最后一句是
______号。
12、元件例化语句有____关联和____关联两种方式。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。 15、pal和gal器件需
要使用________编程。二、选择题
1、不是顺序语句使用的程序部分是_______:a：进程内部 b：函数
内部c：过程内部d：结构体内部
2、不是顺序语句是_______:a：processb：ifc：cased：loop
3、
不是顺序语句是_______:a：block b：ifc：cased：wait
4、不是顺序语句是_______:a：componentb：ifc：case d：loop
5、在下面程序结构______中执行的语句是并行语句:
a：进程 b：函数 c：过程 d：结构体
6、布尔表达式y=ab+c的正确表达式是_______:a：y=a and b or c; b：y= a and (b or c)c：y=ac+c d：y=a and b +c
7、进程内不
能定义:
a：常量 b：变量 c：信号 d：子程序 8、进程之间通过_______
传递信息:
a：变量 b：信号 c：函数 d：过程 9、有优先级关系的语句是
_______:a：if b：loop c：case d：null 10、有优先级关系的语
句是_______::a：简单赋值语句 b：条件赋值语句c：选择赋值语
句 d：元件例化语句三、判断题
1、顺序语句按语句的先后顺序执行。（）
2、进程语句本身是并
行语句，但其内部是顺序执行的。（）
3、函数内部也可以有并行描述语句。（）
4、进程内部也可有并行
描述语句。（）5、case语句应将表达式的所有取值都列出来。6、for …loop 循环中使用的变量需预先定义。7、next 语句只能跳出本次循环。（） 8、exit语句结束整个循环。（）
9、wait for 20ns 也能进行综合。（） 10、并行语句在结构体中执行是同步的，其执行方式与程序书写顺序无关。（）
11、一个结构体只能有一个进程。（） 12、进程之间可以通过变
量传递信息。（）13、进程只有在其敏感信号发生变化时才被执行。（）
14、进程内定义的是局部量。（） 15、条件信号赋值语句有优先
级的关系。（）16、选择信号赋值语句不允许有条件重叠现象。17、条件信号赋值语句允许有条件涵盖不全现象。（）
18、元件例化语句位置关联时位置必须一一对应。（）
答案:
一、填空题
1、进程、函数、过程
2、if、case、loop
3、on
4、until
5、thenelsifthen
6、is others case
7、to loop
8、并行
9、敏感信号参数表、说明部分、顺序描述语句部分
10、简单信号赋值语句、条件信号赋值语句、选择信号赋值语句11、逗、分
12、位置、名字二、选择题 1、d 2、a 3、a 4、a 5、d 6、a 7、c
8、b 9、a 10、b
三、判断题 1、√ 2、√ 3、x 4、x 5、√ 6、x 7、√ 8、√ 9、x 10、√
11、x 12、x 13、√ 14、√ 15、√ 16、√ 17、√ 18、√
【篇二：eda技术与vhdl语言设计】
s=txt>课程设计
题目：交通灯控制器姓名： ***** 院系：电子信息工程系专业：电子信息工程班级：电信112班学号： ******指导教师： ******
2013年 6 月
交通灯控制器
***
（电子信息工程学系指导教师：**）
摘要：传统的交通灯控制器多数由单片机实现，本文介绍基于eda
技术设计交通灯控制器的一种方案。eda技术的一个重要特征是使用硬件描述语言来完成系统的设计文件，这在电子设计领域已得到设
计者的广泛采用。给出了交通灯控制器的源程序和仿真结果，仿真
结果表明该设计方案可行。
关键词：交通灯控制器；仿真；设计
1.设计原理
1.1设计要求
设计一个十字路口交通控制器，器示意图如图1.1所示，a方向和b
方向歌设红（r）、黄（y）、绿（g）、和左拐（l）四盏灯，四种
灯按合理的顺序亮灭，并能将灯亮的时间以倒计时的形式显示出来。a方向红、绿、黄、左拐灯亮的时间分别为65s、40s、5s、和15s，b方向红、绿、黄、左拐灯亮的时间分别为55s、30s、5s、和15s。
1.2功能要求
两个方向各种灯亮的时间能够进行设置和修改，此外假设a方向是
主干路，车流大，因此在
表1.2 交通灯控制器的状态
1.3设计思路和原理
根据交通灯控制器要求实现的功能，考虑用两个并行执行的always
模块来分别控制a和b两个方向的四盏灯，这两个always模块使用
同一个时钟信号，以进行同步。也就是说，两个always模块的敏感信号是同一个，每个模块控制一个方向的四种灯按如下顺序点亮，
并往复循环：绿灯→黄灯→左拐灯→黄灯→红灯。
每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置
法设计，这样只需改变计数器的
模，因此每个方向只要一个计数器进行计时即可。为便于显示灯亮
的时间，计数器的输出均采用bcd码，显示由四个数码管来完成，a 方向和b方向各用两个数码管。
2.verilog hdl程序设计
根据整体设计要求，编写各个功能部分verilog hdl程序，设置各输入输出变量说明如下： lampa:控制a方向四盏灯的亮灭，其中，lampa0~lampa3,分别控制a方向的左拐灯、绿灯、黄灯和红灯;
lampb:控制b方向四盏灯的亮灭，其中，lampb0~lampb3,分别控
制b方向的左拐灯、绿灯、黄灯和红灯;
acount:用于a方向灯的时间显示，8位，可驱动两个数码管；bcount:用于b方向灯的时间显示，8位，可驱动两个数码管。
程序清单如下：
module traffic(clk,en,lampa,lampb,acount,bcount);
input clk,en; //输入同步时钟和使能信号 output[3:0] lampa,lampb; output[7:0] acount,bcount; reg tempa,tempb;
reg[2:0] counta,countb; reg[3:0] lampa,lampb;
reg[7:0] ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;
reg[7:0] numa,numb; always @(en)if(!en)
begin //设置各种灯的计数器的预置数
ared =8d30; ayellow =8d5; //设置各种灯的计数器的预置数a方向红agreen =8d45; aleft=8d15;
bred =8d50; byellow =8d5; //设置各种灯的计数器的预置数b方向
红bleft=8d10; bgreen =8d30; end
assign acount=numa; assign bcount=numb;
always @(posedge clk) //该进程控制a方向的四种灯 begin if(en) begin
if(!tempa)
begin tempa=1;
case(counta)//控制亮灯的顺序 0:begin
numa=agreen;lampa=2;counta=1;end 1:begin
numa=ayellow;lampa=4;counta=2;end 2:begin
numa=aleft;lampa=1;counta=3;end 3:begin
numa=ayellow;lampa=4;counta=4;end 4:begin
numa=ared;lampa=8;counta=0;end default: lampa=8;
endcase end
else begin //倒计时if(numa1)
if(numa[3:0]==0)
begin numa[3:0]=4b1001;numa[7:4]=numa[7:4]-1;endelse
numa[3:0]=numa[3:0]-1;if(numa==2) tempa=0;end end
else begin lampa=4b1000;counta=0;tempa=0;end end
always @(posedge clk)//该进程控制b方向的四种灯 begin if(en) begin
if(!tempb)
begin tempb=1;
case(countb) //控制亮灯的顺序 0:begin
numb=bred;lampb=8;countb=1;end 1:begin
numb=bgreen;lampb=2;countb=2;end 2:begin
numb=byellow;lampb=4;countb=3;end 3:begin
numb=bleft;lampb=1;countb=4;end 4:begin
numb=byellow;lampb=4;countb=0;end default lampb=8; endcase end
else begin //倒计时if(numb1) if(!numb[3:0])
begin numb[3:0]=9;numb[7:4]=numb[7:4]-1;end else
numb[3:0]=numb[3:0]-1; if(numb==2) tempb=0; endend
else begin lampb=4b1000;tempb=0;countb=0;end end
endmodule
3.仿真
在maxplus2软件下创建工程，新建编辑设计文件，将程序输入，
整体编译后，新建波形仿真文件。设置仿真时间，时钟周期，输入
输出端口，进行波形仿真。具体仿真波形图及说明如下所示：
图1交通灯控制器仿真波形
4.结束语：
在设计中采用v erilog hdl语言设计交通灯控制系统, 借助其功能强
大的语言结构, 简明的代码描述复杂控制逻辑设计, 在提高工作效率
的同时达到求解目的, 并可以通过v erilog hdl 语言的综合工具进行
相应硬件电路生成, 具有传统逻辑设计方法所无法比拟的优越性。
使用max+plus2编写代码并进行时序仿真，发现有问题的地方及时改掉，经过反复的操作终于达到目的。时序仿真时经常遇到错误，
不是没有波形就是没有延迟，或者是波形不能完整出现。但经过反
复修改程序，考虑各个可能出现的问题并解决，尽量与实际实用性
接轨，最终基本完成设计要求。实践证明，在编写一个较复杂的程
序时，一开始一定要画流程图，弄清楚各个功能及实现它们的逻辑
算法，做到心中有数后在开始下笔写编写程序。在编写的时候要尤
其要注意语言的规范，首先程序要逻辑清晰，简洁明了，避免不必
要的嵌套与条用，其次要适当地给程序加上注解文字，提高可读性，以方便之后的程序出错时进行查找，最后充分利用仿真软件提供的
各项编译工具与报错消息，按图索骥，有方向的完成程序调试。
通过这次课程设计，熟悉了简单eda设计的整个流程，加深了对verilog hdl硬件描述语言的理解，提高了动手能力，并且锻炼了自
己的耐心，收获颇丰，我会把在本次课程设计中学到的东西应用到
今后的工作学习中。
参考资料
[1] 俞定玖, 刘湘慧. gsm 数字蜂窝移动交换系统测试[j ]. 电信科学, 2000 [2] 张明. v erilog hdl 实用教程[m ]. 成都: 电子科技大学出版社, 1999 [3] 康华光. 电子技术基础(数字部分) [m ]. 北京: 高等教育
出版社, 1988 [4]eda技术与verilog设计王金明、冷自强编著科学
出版社
【篇三：eda技术—vhdl版期末试卷(含答案)】
班级
学号
姓名年级专业（本）课程名称 eda技术基础教师出题时请勿超出边界虚线；
2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；密封
线内
不得
答题3、答题请用蓝、黑钢笔或圆珠笔。一、单项选择题（30分） 1．以下描述错误的是
a．quartusii是altera提供的fpga/cpld集成开发环境
b．altera是世界上最大的可编程逻辑器件供应商之一
c．max+plusii是altera前一代fpga/cpld集成开发环境quartusii
的更新换代新产品
d．quartusii完全支持vhdl、verilog的设计流程
2．以下工具中属于fpga/cpld开发工具中的专用综合器的是
a．modelsim b．leonardo spectrum c．active hdl d．quartusii
3．以下器件中属于xilinx 公司生产的是a．isplsi系列器件b．max系列器件
c．xc9500系列器件d．flex系列器件
4．以下关于信号和变量的描述中错误的是a．信号是描述硬件系统的基本数据对象，它的性质类似于连接线
b．信号的定义范围是结构体、进程 //在整个结构体的任何地方都能使用
c．除了没有方向说明以外，信号与实体的端口概念是一致的
5．以下关于状态机的描述中正确的是
班级学号姓名 d．在进程中不能将变量列入敏感信号列表中a．moore型状态机其输出是当前状态和所有输入的函数密封
线内
不得
答题 //mealy型状态机其输出信号是当前状态和当前输入的函数b．与moore型状态机相比，mealy型的输出变化要领先一个时钟周期
c．mealy型状态机其输出是当前状态的函数
d．以上都不对
6．下列标识符中，
a．pp0 b．end c．not_ack d．sig
7．大规模可编程器件主要有fpga、cpld两类，下列对cpld结构与工作原理的描述中，正确的是
a//．fpga即是现场可编程逻辑器件的英文简称cpld复杂可编程逻辑器件
b．cpld是基于查找表结构的可编程逻辑器件
c．早期的cpld是从gal的结构扩展而来
d．在altera公司生产的器件中，flex10k 系列属cpld结构
8．综合是eda设计流程的关键步骤，在下面对综合的描述中，
a．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 b．综合就是将电路的高级语言转化成低级的，可与fpga / cpld的基本结构相映射的网表文件
c．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
系是唯一的（即综合结果是唯一的）班级学号姓名 d．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关
if语句，其综合结果可实现 9 ．嵌套使用密封
线内
不得
答题 a．带优先级且条件相与的逻辑电路 b．条件相或的逻辑电路c．三态控制电路d．双向控制电路
10．在vhdl语言中，下列对时钟边沿检测描述中，错误的是
a．if clkevent and clk = ‘1’ then b．if falling_edge(clk) then
c．if clk’event and clk = ‘0’ then d．if clk’stable and not clk = ‘1’ then
11．下列那个流程是正确的基于eda软件的fpga / cpld设计流程a．原理图/hdl文本输入→适配→综合→功能仿真→编程下载→硬件测试
b．原理图/hdl文本输入→功能仿真→综合→适配→编程下载→硬件测试
c．原理图/hdl文本输入→功能仿真→综合→编程下载→→适配硬件测试；
d．原理图/hdl文本输入→功能仿真→适配→编程下载→综合→硬件测试
12．在vhdl语言中，下列对进程（process）语句的语句结构及语法规则的描述中，正确的是a．process为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
b．敏感信号参数表中，应列出进程中使用的所有输入信号
c．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 d．当前进程中声明的变量也可用于其他进程
13．下列语句中，不属于并行语句的是 a．进程语句b．case语句顺序语句
密封
线内
不得
答题班级学号姓名 c．元件例化语句d．when?else?语句14．vhdl语言共支持四种常用库，其中哪种库是用户的vhdl设计现行工作库
a．ieee库 b．vital库c．std库 d．work库
15．vhdl语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体
描述 d设计实体内部结构和外部设计实体端口的逻辑关系
a．器件外部特性b．器件的综合约束
c．器件外部特性与内部功能 d．器件的内部功能
二、eda名词解释，写出下列缩写的中文含义（10分）
1．cpld：复杂可编程逻辑器件
2．asic：专用集成电路
3．lut：查找表
4．eda：电子设计自动化
5．rom：只读存储器
三、程序填空题（20分）
以下是一个模为24（0~23）的8421bcd码加法计数器vhdl描述，请补充完整
班级学号姓名密封
线内
不得
答题