基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
基于FPGA的简易数字示波器工作原理及方框图 摘要：本文介绍了一种基于FPGA的采样速度60Mbit/s的双通道简易数字示波器设计，能够实现量程和采样频率的自动调整、数据缓存、显示以及与计算机之间的数据传输。 关键词：数据采集；数字示波器；FPGA 引言 传统的示波器虽然功能齐全，但是体积大、重量重、成本高、等一系列问题使应用受到了限制。有鉴于此，便携式数字存储采集器就应运而生，它采用了LCD显示、高速A/D采集与转换、ASIC芯片等新技术，具有很强的实用性和巨大的市场潜力，也代表了当代电子测量仪器的一种发展趋势，即向功能多、体积小、重量轻、使用方便的掌上型仪器发展。 系统组成结构及工作原理 系统的硬件部分为一块高速的数据采集电路板.html' &111nmouseover="javascript:showpos(event,this)" &111nmouseout="javascript:ClearTimer()" target="_blank" style="color:#00A2CA">电路板。它能够实现双通道数据输入，每路采样频率可达到60Mbit/s。从功能上可以将硬件系统分为：信号前端放大及调理模块、高速模数转换模块、FPGA逻辑控制模块、单片机控制模块、USB数据传输模块、液晶显示和键盘控制等几部分，其结构形式如图1所示。 图1 系统原理结构图 输入信号经前置放大及增益可调电路转换后，成为符合A/D转换器要求的输入电压，经A/D转换后的数字信号，由FPGA内的FIFO缓存，再经USB接口传输到计算机中，供后续数据处理，或直接由单片机控制将采集到的信号显示在液晶屏幕上。 高速数据采集模块 本系统可实现双通道同步数据采集，而且每通道的采集速度要达到60Mbit/s，考虑到两路数据采集应保持同步并行，因此在设计中采用每通道都有独自的采样保持器和A/D转换器。选用MAXIM公司MAX1197型A/D转换器，它是一款双通道、3.3V供电、每通道60Mbit/s采样频率的模数转换器芯片。它内部集成双路差分宽带采样保持器和A/D转换器，可以输出锁存，具有低功耗、小尺寸、高动态性能的特点。 本系统的测量电压的范围可达到±300V，采用示波器探头和电路板上分压的方法将输入信号先进行1:1或10:1或100:1衰减，然后再通过后续电路处理以满足A/D转换器的输入电压范围要求。
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
桂林电子科技大学职业技术学院 课题：FPGA实训 专业：电子信息工程技术 学号： 姓名：
目录 关键词： (1) 引言： (1) 设计要求： (1) EDA技术介绍: (1) Verilog HDL简介： (1) 方案实现： (2) 工作原理： (2) 总结： (3) 结语： (3) 程序设计： (4)
数字钟 关键词：EDA、Verilog HDL、数字钟 引言： 硬件描述语言HDL（Hardware Des-cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计发放在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现在它们都已经成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且非常容易学习掌握。 此次以Verilog HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。 设计要求： 数字钟模块、动态显示模块、调时模块、到点报时模块等；必须有键防抖动功能。可自行设计8位共阴数码管显示；亦可用FPGA实验平台EDK-3SAISE上的4位数管，但必须有秒指导灯。 EDA技术介绍： 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 Verilog HDL简介： 硬件描述语言Verilog是Philip R.Moorby于1983年在英格兰阿克顿市的Gateway Design Automation硬件描述语言公司设计出来的，用于从开关级到算法级的多个抽象设
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
匡圜銎兰妻茎量鳖鲨兰釜塑生文章编号：１６７１—４５９８【２０１０）０３一０５７５一０２中图分类号：ＴＰ２７４；ＴＭ９３５文献标识码：Ａ 基于ＦＰＧＡ和ＡＲＭ的数字 存储示波器控制系统的设计 李仪，潘佑华 （东莞理工学院，广东东莞５２３８０８） 摘要：本数字示渡器以ＦＰＧＡ和ＡＲＭ９（ｓ３ｃ２４１０）为核心芯片。由输入信号调制、触发控镧、数据采集、数据处理、波形显示和操作面板等功能模块组成；既具有一般示波器实时采样的功能，还具有等效采样和预触发的功能；在显示上以ＬＣＤ触摸屏的方式，通过ＡＲＭ９与ＦＰＧＡ的通讯能在ＬｃＤ８００×４８０上显示被测信号的频率和扫描速度等；设计中采用模块化设计方法，并使用了多种ＥＤＡ工具，提高了设计的效率。 关键词：数字示波器；实时采样Ｉ等效采样；Ａ／Ｄ、Ｄ／Ａ转换ｆ触发控制 ＤｅｓｉｇｎｏｆＤｉｇｉｔａｌＯｓｃｉｌｌｏｇｒａｐｈＣｏｎｔｒｏｌＳｙｓｔｅｍＢａｓｅｄｏｎＦＰＧＡａｎｄ ＡＲＭ ＬｉＹｉ。ＰａｎＹｏｕｈｕａ （ＤｏｎｇＧｕａｎＵｎｉｖｅｒｓｉｔｙｏｆＴｅｃｈｎｏｌｏｇｙ，ＤｏｎｇＧｕａｎ５２３８０８，Ｃｈｉｎａ） Ａｂｔｒ扯ｔ：ＴｈｉｓｄｉｇｉｔａｌｏｓｃｉｌｌｏｇｒａｐｈｕｓｅｄＦＰＧＡ曲ｄＡＲＭ９（Ｓ３Ｃｚ４１０）ａｓｉｔｓｃｏｒｅｃｈｉｐ．ｉｎｃｌｕｄｉｎｇｃｈａｎｎｅｌｉｎｔｒｏｄｕｃｔｉｏｎｐｒｏｃｅｓｓ，ｔｒｉｇｇｅｒｃｏｎｔｒｏｌｌｅｒ，ｄａｔａｓａｍｐｌｉｎｇ，ｄａｔａｐｍｃｅｓｓｉｎｇ，ｗａｖｅｆｏｒｍｄｉｓｐｌａｙａｎｄｏｐｅｒａｔｉｎｇｐａｎｅｌ．Ｉｔｎｏｔｏｎｌｙｈｓｔｈｅｆｕｎｃｔｉｏｎｏｆｒｅａｌ—ｔｉｍｅｓａｍｐＩｉｎｇ，ｂｕｔａｌｓｏｈａｓｔｈｅｆｕｎｃｔｉｏｎｏｆｒｅａｌｔｉｍｅｓａｍｐｌｉｎｇａｎｄｐｒｅ—ｔｒｉｇｇｅｒｃｏｎｔｒｏＩ．ＩｔｕｓｅＬＣＤａｎｄｔｏｕｃｈｓｃｒｅｅｎｔｏｄｉ印Ｉａｙ．Ｔｈｒｏｕｇｈｔｈｅｃｏｍｍｕｎｉｃａｔｅｂｅ—ｔｗｅｅｎＦＰＧＡａｎｄＡＲＭ９，ｔｈｅｆｒｅｑｕｅｎｃｙａｎｄｒａｔｅｃａｎｂｅｄｉｓｐｌａｙｅｄｏｎＬｃＤ８００×４８０．Ｔｈｅ８ｙｓｔｅｍａｐｐｌｉｅｄｍｏｄｕｌａｒｉｚａｔｉｏｎｄｅｓｉｇｎｍｅｔｈｏｄａｎｄｕｓｅｄｍａｎｉｆｏｌｄｔｏｏｌｓｏｆＥＤＡ，ｗｈｉｃｈｍａｋｅｔｈｅｄｅｓｉｇｎｍｏｒｅｅｆｆｉｃｉｅｎｔ． Ｋｅｙｗｏｒ出：ｄｉｇｉｔａｌｏｓｃｉｌｌｏｇｒａｐｈ；ｒ钮ｌ—ｔｉｍｅｓａｍｐＩｉｎｇ；ｅｑｕｉｖａｌｅｎｔｔｉｍｅｓａｍｐｌｉｎｇ；Ａ／Ｄ、Ｄ／Ａｃｏｎｖｅｒｔｅｒ；ｔｒｉｇｇｅｒｃｏｎｔｒｏｌ ０引言 随着大规模集成电路技术、信号分析与处理技术及嵌人式微处理器软硬件技术的迅速发展，现代电子测量技术与仪器领域也在不断探讨新的仪器结构和新的测试理论及方法。数字存储示波器作为电子测量系统中应用最为普遍的电子测量仪器之一，是工业控制和教学科研常用的基础仪器，是电子技术教学和电子产品生产中不可缺少的设备，也是教学研究或生产中的主要投资内容。 数字存储示波器集Ａ／Ｄ技术与ＡＳＩＣ技术、ＦＰＧＡ技术、ＡＲＭ技术，ＬＣＤ显示技术于一体，具有极高的技术含量、很强的实用性和巨大的市场潜力。数字示波器的主要技术指标有带宽、采样速率、存储深度和波形更新速率。为了保证测试信号幅度和上升沿的精度，选择示波器的带宽应为被测信号频率的３～５倍，精确测量要８～１０倍或以上；对于采样速率和存储深度，一般制造商给出的采样速率都是最大值，即在最快扫描时问下所达到的采样速率，但是在实际的测量中，采样速率是一个变化的指标，随着扫描时间的变慢，采样速率也相应降低，所以它的实际值取决于时基和存储深度［１］。本设计通过对数字存储示波器的研究与设计，进一步提高仪器的整体性能。 收藕日期：２００９—１０一１９Ｉ修回日期：２００９—１１—２７． 基金项目：国家自然科学重大基金项目（１０８９００９５）Ｉ广东省工业攻关计划（２００５８１０１０１０４２）。 作者简介：李仪（１９６５一）．男，广东湛江人。高级工程师，电子学院实验中心主任，主要从事电路与显示技术方向的研究。１系统设计 本系统设计框图如图１所示。整个系统以可编程逻辑器件（ＦＰＧＡ）和ＡＲＭ９（Ｓ３Ｃ２４１０）为核心，包括前端信号处理电路，Ａ／Ｄ与Ｄ／Ａ转换电路、触发电路、数据采集处理电路、波形显示控制电路和人机交换电路等组成。本设计通过ＦＰＧＡ作为高速控制核心实现对外围输入模拟信号的采样，对ＡＤ等芯片的控制。对采样的信号进行处理，对波形参数的计算等ｃ“。用ＡＲＭ９作为主控制器，控制ＦＰＧＡ工作，通过编程设置实现测频、显示驱动、波形存储控制等功能和点阵液晶模块实现人机交互［３］。 －堆衬悭蚪覃 Ｌ叫网叫翮 笸捌 ● 蜜罾输帏 唾擒 ◆ １人机交ｌ ｌ垫墨匦Ｉ 图１示波器原理框图 ２前端信号处理电路 因为外部输入信号的幅度不一，但后级Ａ／Ｄ转换电路对输入的信号的幅度有一定的要求，若输入信号的幅度不在Ａ／Ｄ转换芯片的正常工作幅度范围内，则Ａ／Ｄ芯片就不能正常的工作，那么整个系统也就不能正常运转。所以前端电路就要实现对外部输入信号幅度控制，若输入信号的幅度高于Ａ／Ｄ芯片正常工作的范围，则先对这信号进行适量的衰减；若输人 中华测控网 ｃｈｉｎ锄ｃａ．ｃｏｍ 万方数据
课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日
目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)
南昌大学实验报告 学生姓名：邓儒超学号：6100210045 专业班级：卓越通信101 实验类型：□验证□综合□√设计□创新实验日期：2012.10.28 实验成绩： 实验三数字钟设计 一、实验目的 （1）掌握数字钟的设计 二、实验内容与要求 （1）设计一个数字钟，要求具有调时功能和24/12进制转换功能 （2）进行波形仿真，并分析仿真波形图； （3）下载测试是否正确； 三、设计思路/原理图 本次数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块，其中，时计数器模块又包括24进制计数模块、12进制计数模块、24/12进制转换模块。设计框图如下： 由图可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟1KHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 原理图如下：
四、实验程序（程序来源：参考实验室里的和百度文库的稍加改动，还有自己写的） 1、分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(CLK:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END fenpin; ARCHITECTURE behav OF fenpin IS SIGNAL X,CNT:STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN X<="001111101000";--1000分频 IF CLK'EVENT AND CLK = '1' THEN CNT<=CNT+1; IF CNT=X-1 THEN CLK1<='1';CNT<="000000000000"; ELSE CLK1<='0'; END IF; END IF; END PROCESS; END behav; 2、60进制计数器（秒、分计数器）模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count60 IS PORT(EN,RST,CLK1: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END count60;
基于FPGA的数字示波器
论文题目： 基于FPGA的数字示波器
1.摘要 (4) 2.原理 (4) 3.系统方案对比及分析 (5) 3.1.以FPGA来实现整个系统 (5) 3.2.采用DSP与FPGA来实现整个系统 (5) 3.3.采用FPGA与单片机来实现整个系统 (5) 4.系统设计方案 (6) 5.系统框图 (6) 6.系统技术指标 (7) 7.AD模块简介 (7) 8.频率测量模块及方案比较 (7) 8.1.测周期法 (8) 8.2.测频率法 (8) 8.3.方法选择及使用 (8) 8.4.Verilog设计结构 (9) 9.数据处理模块 (10) 10.FIFO存储模块 (10) 10.1.FIFO_1 (10) 10.2.FIFO_2 (10) 11.Nios II软核模块 (11) 12.VGA显示 (11) 13.系统软件构架设计 (12) 13. Nios II软件实现 (14) 14.1.DMA传输 (14) 14.2.1.PIO中断 (15) 14.系统的测试和分析 (16) 15.总结 (23) 16.参考文献 (24)
1.摘要 随着信息技术的发展，对信号的测量技术要求越来越高，示波器的使用越来越广泛。数字示波器是模拟示波器技术、数字化测量技术、计算机技术的综合产物，他主要以微处理器、数字存储器、A/D转换器和D/A转换器为核心，输入信号首先经A/D转换器转换成数字信号，然后存储在RAM中，需要时再将RAM中的内容读出，经D/A转换器恢复为模拟信号显示在示波器上，或者通过接口与计算机相连对存储的信号作进一步处理，这样可大大改进显示特性，增强功能，便于控制和智能化。这种数字示波器中看到的波形是由采集到的数据经过重构后得到的波形，而不是加到输入端上信号的波形。设计提出一个经过优化的数据采集方法，辅以FPGA为主控制器和必备的外围电路完成了基于FPGA的数字存储示波器的设计。系统最大限度地利用了FPGA的高速数字信号处理能力以及众多硬核和软核内嵌的特性，降低了成本和开发难度，且性能优良。 2.原理 数字示波器具有存储数据的能力，数字存储就是在示波器中以数字编码的形式来贮存信号。当信号进入数字存储示波器，或称 DSO 以后，在信号到达CRT 的偏转电路之前，示波器将按一定的时间间隔对信号电压进行采样。然后用一个模/数变换器（ADC）对这些采样值进行变换从而生成代表每一个采样电压的二进制字。这个过程称为数字化。获得的二进制数值贮存在存储器中，对输入信号进行采样的速率称为采样速率。采样速率由采样时钟控制。对于一般使用情况来说，采样速率的范围从每秒 20 兆次（20MS/s）到 200MS/s。存储器中贮存的数据用来在示波器的屏幕上重建信号波形。所以，在DSO中的输入信号接头和示波器 CRT 之间的电路不只是仅有模拟电路。输入信号的波形在 CRT 上获得显示之前先要存贮到存储器中，我们在示波器屏幕上看到的波形总是由所采集到数据重建的波形，而不是输入连接端上所加信号的直接波形显示。示波器原理框图如下：
摘要 数字存储示波器是随着数字电路的发展而发展起来的一种具有存储功能的新型示波器。原先人们看好的模拟示波器的一些优点，目前数字示波器已完全能够做到，特别是在捕获非重复信号、避免信号的虚化和闪烁、在时间上从触发事件反问寻迹——实现在电路中隔离故障等方面，数字示波器显示出了模拟示波器无可比拟的优势。因此，数字示波器由于其优势的性能、良好的性能价格化，刚一问世,就显示出它强大的生命力,各行各业均迫切需要,有其广阔的发展前途。 本简易数字存储示波器,以单片机为控制核心,由通道调理、触发、波形显示等功能模块组成。本系统对触发系统、水平扫描速度和垂直灵敏度的自动设置功能（AUTOSET）及波形参数测量等功能进行了重点设计。设计中采用了模块化设计方法，并使用了多种EDA工具，提高了设计效率。整个设计实现了存储示波器的所有功能要求，达到较高的性能指标。 关键词：存储器，转换器，数字存储示波器，单片机
ABSTRACT It is that one developed with development of the digital circuit is new-type oscillograph which stores the function that the figure stores the oscillograph . Original ancestors see some advantages of the good simulation oscillograph , the digital oscillograph can already be accomplished at present, catching and is not repeating the signal, avoiding melting and glimmers specially emptily, reply the mark of seeking from the incident of touching off on time of the signal --Realizing it in isolating the trouble in the circuit etc., the digital oscillograph demonstrates the incomparable advantage of the simulation oscillograph . So digital oscillograph because performance , good performance price of advantage their, just coming out , demonstrated its strong vitality, all trades and professions needed urgently , there is its wide development prospect. . T his simple and easy figure stores the oscillograph, regard one-chip computer as the core of controlling, nursed one's health, touched off by the pass-way, the wave form shows, etc. the function module makes up . Such functions as automatic establishment function (AUTOSET ) and wave form parameter that this system scanned the speed and vertical sensitivity in touching off system , level are measured have been designed especially. Have adopt the module design method in the design, has used many kinds of EDA tools, have improved design efficiency. The whole of functions of designing and realizing storing the oscillograph require , reach the higher performance index Keyword: the memory , the converter, the figure stores the oscillograph , Micro Computer Unite
多功能数字钟 开课学期：2014—2015 学年第二学期课程名称：FPGA课程设计 学院：信息科学与工程学院 专业：集成电路设计与集成系统班级： 学号： 姓名： 任课教师： 2015 年7 月21 日
说明 一、论文书写要求与说明 1.严格按照模板进行书写。自己可以自行修改标题的题目 2.关于字体： a)题目：三号黑体加粗。 b)正文：小四号宋体，行距为1.25倍。 3.严禁抄袭和雷同，一经发现，成绩即判定为不及格！！！ 二、设计提交说明 1.设计需要提交“电子稿”和“打印稿”； 2.“打印稿”包括封面、说明（即本页内容）、设计内容三部分；订书机左边装订。 3.“电子稿”上交：文件名为“FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。 4.“打印稿”由班长收齐后交到：12教305办公室； 5.上交截止日期：2015年7月31日17:00之前。
第一章绪论 (3) 关键词：FPGA，数字钟 (3) 第二章FPGA的相关介绍 (4) 2.1 FPGA概述 (4) 2.2 FPGA特点 (4) 2.3 FPGA设计注意 (5) 第三章Quartus II与Verilog HDL相关介绍 (7) 3.1 Quartus II (7) 3.2 Verilog HDL (7) 第四章设计方案 (8) 4.1数字钟的工作原理 (8) 4.2 按键消抖 (8) 4.3时钟复位 (8) 4.4时钟校时 (8) 4.5数码管显示模块。 (8) 第五章方案实现与验证 (9) 5.1产生秒脉冲 (9) 5.2秒个位进位 (9) 5.3按键消抖 (9) 5.4复位按键设置 (10) 5.5 数码管显示。 (10) 5.6 RTL结构总图 (11) 第六章实验总结 (14) 第七章Verilog HDL源代码附录 (15)
基于FPGA的多功能数字钟的设计 摘要数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。关键词数字钟、分频器、译码器、计数器、校时电路、报时电路。 Design of Abstract Keywords
目录 0.引言 (4) 1.设计要求说明 (4) 1.1设计要求 (4) 1.2完成情况说明 (4) 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 (4) 2.1计时电路 (5) 2.2异步清零电路 (5) 2.3校时、校分功能电路 (5) 2.4报时电路 (6) 2.5分频电路 (7) 2.6闹钟及音乐闹铃电路 (9) 2.7秒表计时电路 (15) 2.8译码显示电路 (15) 2.9逻辑总图 (16) 3.设计感想 (17) 参考文献 (17)
0．引言 数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 1.设计要求说明 1.1设计要求 1）设计一个具有校时、校分、清零，保持和整点报时功能的数字钟。 2）多数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图方法实现，也可采用文本输入法实 现。 3）数字钟的具体设计要求具有如下功能： ①数字钟的最大计时显示23小时59分59秒； ②在数字钟正常工作时可以进行快速校时和校分，即拨动开关K1可对小 时进行校正，拨动开关K2可对分钟进行校正； ③在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K3 可以使时、分、秒回零； ④整点报时是要求数字钟在每小时整点来到前进行鸣叫，鸣叫频率是在 59分53秒、55秒、57秒时为500Hz，59分59秒时为1KHz； ⑤哟啊去所有开关具有去抖动功能。 4）对设计电路进行功能仿真。 5）将仿真通过的逻辑电路下载到EDA实验系统，对其进行验证。 1.2完成情况说明： 对于实验要求的基本功能我们设计的电路都能准确实现。另外，我们还附加了显示星期、秒表、闹钟时间来时播放音乐等功能。 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1所示：
本科生毕业设计 基于FPGA的数字存储示波器的设计Design a digital oscillograph based on FPGA
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日
泰克TDS220示波器使用指导书 华为技术有限公司 版权所有侵权必究
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目录 1现以测漂移产生为例说明示波器使用基本操作规范及步骤： (5) 2抖动产生测试操作步骤： (7) 3相位瞬变测试操作步骤： (7)
关键词： 泰克TDS220示波器 摘要： TDS 220，该产品具有100MHz带宽，采样速率为1GS/s，2500点记录长 度，为双通道数字实时示波器（超取样率至少为10倍），有光标读数功能、 波形持续显示功能，示波器操作温度0℃~50℃，能够满足SYNLOCK对漂 移产生、抖动产生、相位瞬变的测试需要。本文主要介绍了它的使用方法。缩略语清单： 无。 参考资料清单 无。
泰克TDS220示波器使用指导书 我公司现在提供给新产品工程部工程师使用的示波器为美国Tektronix公司 产品TDS 220，该产品具有100MHz带宽，采样速率为1GS/s，2500点记 录长度，为双通道数字实时示波器（超取样率至少为10倍），有光标读数 功能、波形持续显示功能，示波器操作温度0℃~50℃，能够满足SYNLOCK 对漂移产生、抖动产生、相位瞬变的测试需要。 示波器控制面板上有如下功能区： 右上角3个键：分别执行AUTOSET、HARDCOPY、RUN/STOP功能； MENUS区：该区6个键负责示波器主功能菜单选择； 菜单子项选择区：该区5个键负责显示屏上某一主菜单各功能子项选择；由 控制面板最左面一排按键控制； 通道垂直位置及分辨率调节区：通道1、通道2垂直位置与分辨率由 VERTICAL区各键及旋钮选择调节； 通道水平位置及分辨率调节区：HORIZONAL区负责调整水平位置及水平分 辨率； TRIGGER区：一个旋钮及4个按键负责对触发作调整。 1 现以测漂移产生为例说明示波器使用基本操作规范及步骤： 1) 为了防止电击，示波器一定要用三脚插座，以保证可靠接入大地； 2) 为使观察到的波形客观、准确，在某一环境第一次测试前应对示波器进 行自校正：按MENUS框中的UTILITY钮，选择自校正项既可(一定将所有 探棒或导线从通道CH1、CH2 及EXT TRIG断开；如果环境温度变化范围 达到或超过5℃时，您必须执行此项操作）； 3) 示波器在规定操作温度（0℃~50℃）下持续运行10分钟后，进入稳定 工作状态，既需预热10分钟； 4)将TOG板输出的2.048MHz信号与示波器CH1相连，铷钟自由振荡的 2.048MHz输出与示波器CH2相连； 5)按AUTOSET键； 6)按TRIGGER MENU按钮，将“信源”设置成“CH2”，如波形不稳定， 调节TRIGGER LEVEL旋钮，应使示波器屏幕右方“←”符号位于所选触发源 波形最大与最小值范围内，使波形稳定（示波器上方“↓”表示水平触发位