数字电子技术基础答案
第1章
自测题
1.1填空题
1. 100011.11 00110101.01110101 11110.01 1E.4
2. 4
3.
4. 逻辑代数卡诺图
5.
6.
7. 代数法卡诺图8. 1
1.2判断题
1. √
2.√
3. ×
1.3选择题
1.B
2.C
3.C
1.4 ⊙
1.5
A B L
0 0 1
0 1 0
1 0 0
1 1 1
1.6
1.7
习题
1.1当,到有1个不为0时，就可以被十进制8整除
1.2(a)（b）
(c)
1.3略
1.4 (1)
(2)
(3)
(4)
1.5
1.6 (1) (2)
(3) (4) (5)
1.7
1.8(1) (2)
(3) (有多个答案) (4)
(5) (6)
1.9 (1) (2)
(3) (4)
1.10 (1) (2)
(3) (4)
1.11
1.12 (1) （多种答案）(2)
(3) (4) (5)
(6) （多种答案）(7) （多种答案）(8) （多种答案）(9)
1.13 略
第2章
自测题
2.1 判断题
1.√
2. √
3.×
4. √
5. √
6.√
7. ×
8.√
9. ×10√
2.2 选择题
1．A B 2．C D 3．A 4．B 5．B 6．A B D 7．C 8．A C D 9．A C D 10.B
习题
2.1解：
2.2解：(a)
∴三极管处于放大状态，。
(b)
∴三极管处于饱和状态，
(c)∵
∴三极管处于截止状态，
2.3解：
，取。
2.4解：
取。
2.5解：均为1.4V。
2.6解：
2.7解：
，可以在此范围内选取某一标称阻值，如选或。
2.8解：(1)：1.4V ：0.3V
(2) ：1.4V ：0.3V
(3) ：0.3V ：3.6V
2.9解：(1) ：
3.6V,
(2) ：1.4V,
(3) ：0V,
(4) ：1.4V,
2.10解：(a) √ (b) × (c) √ (d) ×
2.11解：
2.12 略
2.13 略
第3章
自测题
3.1判断题
1．× 2.√ 3.√ 4.√ 5.× 6.√ 7.× 8．×
3.2 选择题
1．CD 2．B 3．C 4．D 5．ACD 6．A 7．E 8．D 9．C 10．CD
11．C 12．D 13．AB 14．A 15．AB
3.3 填空题
1．低
2．修改逻辑设计接入滤波电容加选通脉冲
习题
3.1
当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路，称为“不一致电路”。
3.2
该电路是函数发生器。
3.3
（a）逻辑功能：完成异或运算的逻辑功能。
（b）它的功能为：完成二选一数据选择器。
3.4
3.5
(1)
Y3= Y2=
Y1=0 Y0=B
(2)
Y4= Y3=A Y2=0
Y1= Y0=B
3.6
3.7
(1)
(2)
3.8
(1)D0=D3=D5=D6=0；D1=D2=D4=D7=1。
(2)
(3)
3.9：
（1）
（2）
3.10
3.11（1）写出最简表达式：
（2）写出最小项的表达式：Y=m3+m5+m6+m7=
3.12（1）利用卡诺图化简，写出输出的最简表达式：
（2）可用74283表示减法运算，Y3Y2Y1Y0=DCBA-0011= DCBA+1100+1。
3.13
3.14、3.15图略
3.16
该电路完成两个3位二进制数是否相同比较功能的电路。
3.17
该电路实现1位十进制加法器，数码管可以显示相加结果。当相加的结果大于1001时，数码管不显示。
3.18 该电路是一个检测8421BCD码并将其进行四舍五入的电路。
3.19
3.21 得到74151各个数据输入端的值为：
D0=0，D1=ABC=，D2=A+B+C=，D3==，D4==, D5==，
D6= AB+AC+BC=，D7=1。
3.22
(1) 存在负向尖峰脉冲。 (2)无冒险；
(3)无冒险；(4)存在正向尖峰脉冲。(5)存在正向尖峰脉冲。
第4章
自测题
4.1 判断题1.×2.×3.√4.√
5.√
6. × 7×.8.×9.×10.×
4.2选择题1 A 2C 3B 4 B 5 B 6 A 7 B 8 BC 9 C 10 D 11B，C 12C 13 C 14D 15B 16B 17 ABC 18 ABD 19 BCD
4.3 填空题
1. RS、D、JK、T、T’
2. 基本、同步、主从、边沿
3. 特性表、状态转换图、特性方程、波形图
4. 、
5. 2、Q=1、Q=0，Q
6. 空翻、边沿触发器
7. 0、1 8. 保持9.主从、边沿10. 控制电路
11.高12.、置0、置1、保持、翻转.习题
4.1
4.2
4.3
4.4
4.5
4.6
(b)
4.7略
4.8
123
45
CP
A
B
Q1
Q2
C
4.9解：，
CP
Q1
Q2
4.10解：，
CP
D
Q1
Q2
4.11解：写出电路的输出方程
X Z
0 0 0 0
0 1 0 0
1 0 1 1
1 1 1 1
4.12 画出此触发器的状态转换图。
第5章
自测题
5.1 选择题1A，2D，3C，4D，5B，6A，7B，8B，9B，10D，11D，12A，13B，14B，15A，16C 5.2 判断题√√Χ√Χ，Χ√Χ√Χ，√ΧΧ√
5.3 填空题1 数码，移位 2 组合，时序 3 4个 4 同步，异步
习题
5.1 （1）需要四个移位脉冲
（2）此移位寄存器为右移寄存器
（3），完成该操作需要20×4=800us的时间。
5.2 此电路为能自启动的异步五进制计数器。
5.3 此电路为能自启动同步五进制计数器。
5.4 （1）计数器最高位触发器的输出脉冲频率为
（2）需要用10个触发器构成。
5.5 此电路为一能自启动的同步五进制计数器。
5.6 计数器有六个独立状态，状态转换图如图P5-6所示。
图P5-6
5.7可以用下降沿触发的JK触发器构成的一个三进制计数器来实现。
输出方程和驱动方程为
能自启动。
逻辑图略
5.8 输出方程及驱动方程。
，
，
，
能够自启动。电路图略
5.9输出方程，驱动方程
，
，
，
电路能够自启动。逻辑图略。
5.10 （1）按照给定的状态转换图画出次态卡诺图如图T5-10（a）所示，求出、、状态方程，选用D触发器，即得到驱动方程。
（a）
图P5-10（a）
、、的卡诺图分别如图P5-10（b）（c）（d）所示。
（b）
（c）
（d）
图P5-10（b）（c）（d）
合并1得到
（2）检查自启动能力
将M=0时，=000、111代入状态方程，得到=111、000。
将M=1时，=000、111代入状态方程，得到=111、000。
因此电路不能自启动。
（3）改圈的卡诺图即可使电路由不能自启动变为自启动，的卡诺图如图T5-10（e）。
图P5-10（e）
得到
（4）画出电路图
电路图略。
5.11 （1）状态转换如图P5-11（a）所示：
图P5-11（a）
（2）选下降沿触发的JK触发器。求出输出方程和驱动方程
图P5-11（b）
（3）检查自启动能自启动
（4）画出逻辑图
5.12 （a）八进制计数器
（b）七进制计数器
5.13 CT74290（Ⅰ）为三进制计数器，CT74290（Ⅱ）为六进制计数器，因此电路为3*6=18进制计数器。
5.14 该图为六进制计数器。
5.15 解法一：；40=10*4 电路如图P5-15（a）所示。
图P5-15（a）
解法二：40=5*8 电路如图T5-15（b）所示。
图P5-15（b）
5.16解：用CT74290构成8421BCD码的24进制计数器如图T5-16所示。
图P5-16
5.17 方案一：电路如图T5-17(a)所示。
图P5-17(a)
方案二：电路如图T5-17(b)所示。
图P5-17(b)
5.18 CT74160为带同步预置端的十进制加法计数器，由图可知，当CO=1时，
；而T1147为二—十进制优先权编码器，当时，同时其余输入端为1时，，，此时CT160
为九进制计数器，其状态转换图如图P5-18所示.
图P5-18
Z的频率f z是CP频率f cp的1/9。用此方法分析可得下表：
接低电平的
输入端
1 01
f z∶f cp1/9 1/8 1/7 1/6 1/5 1/4 1/3 1/2 0
f z0.111f00.125f00.143f00.167f00.2f00.25f00.333f00.5f00f0
图P5-19
5.20 CT161（Ⅰ）为九进制计数器，CT74161（Ⅱ）为四进制计数器
Z与CP频率比为1：36
5.21 可采用多种方法构成
图P5-21
（3）（4）
.
图
T5-2
1
5
.22
方案
一，
采用反馈归零法，（100）D=（11000100）B，如图P5-22（a）所示。
图P5-22（a）
方案二，采用级连法100=10×10，如图P5-22（b）
图P5-22（b）
5.23 96KHz÷60=1600=16×10×10
其中方案之一如图P5-23所示。
.图P5-23
5.24 （1）CT4194清零后，S1S0=01，处于右移工作状态，为五进制计数器，图b为七进制计数器。
（2）T4194构成扭环形计数器时，从、、、取反馈分别构成2、4、6、8分频（即M=2n）。如果将两个相邻触发器输出端加到与非门输入端共同作为反馈信号来说，就可使计数器的模M由2n变为2n-1.
5-25 （1）该计数器为六进制计数器。状态转换图如图P5-25a所示。
图P5-24a
（2）由状态转换图可以得到次态卡诺图如图P5-24b。
图P5-25b
（3）选用JK触发器，由次态卡诺图得到电路的状态方程和驱动方程。
（4）检查自启动能力
将110和111代入电路的状态方程得到次态分别为011和001，因此电路能自启动。
（5）根据驱动方程画出电路图。电路图略。
5-26 X=0时为五进制计数器，X=1时为六进制计数器。
5.27 连接如图P5.27。从到输出
图P5.27
5.28 由表P5-28可知，此电路每隔八个CP脉冲循环一次，所以应设计一个八进制计数器。用CT74290利用
反馈归零法实现八进制计数器，然后再对计数器的输出进行译码，从而实现需要的输出。
（1）译码真值表如表P5-28b。
0000 000 1 0010 001 1 0100 010 1 0110 011 1 000 100 010 00 1 11 1 00 1 010 100
（2）写出逻辑函数表达式
由真值表可得输出表达式：
A（红）=
B（绿）=
C（黄）=
（3）化简
利用约束项并用卡诺图化简得：A（红）=
B（绿）=
C（黄）=
（4）电路图略
第6章
自测题
6.1判断题
1.×，
2.√，
3.×，
4.×，
5.×，
6.√，
7.×，
8. √
6.2 选择题
1.BC
2.B
3.C
4.A
5.B
6.B
7.B
8.D
9.C 10.D 11.B 12.D
6.3填空题
1.TTL、COMS
2.滞后，回差、输出脉冲宽度
3.多谐振荡器，施密特触发器、单稳态触发器4 石英晶体振荡器、暂稳态
习题
6.1 略
6.2 略
6.3
6.4
6.5 略
6.6解：（1）555组成的单稳态触发器。
（2）u I、u O波形如图所示。输出脉冲宽度由下式求得：
T W=RC ln3=100×103×3.3×10-6×1.1=363（ms）
6.7此电路属于施密特触发器形式。正常工作时，光电管导通，施密特触发器输入为高电平，OUT=“0”。一但出现断线故障，光电管截止，施密特触发器输入变为低电平，OUT=“1”，继电器使开关闭合，DL报警。
6.8解（1）
（ 2 ）增大R 3
（ 3 ）电路中电容C2起滤波作用，电容C3起隔直、通交流的作用。
6.9解：（1）多谐振荡器
（2）当细铜丝不断时，555 定时器的R D置成低电平，使Q 输出始终为低电平，喇叭
不响。当细铜丝拉断时，555 定时器的R D置成高电平，Q输出方波信号，喇叭发出报警声。
6.10解：（1）计数器的状态转换图为：
为三进制计数器。
（2）T W=0.7R ext C ext=0.7×50×103×0.02×10-6=0.7ms
（3）
第7章
自测题 7.1 判断题
1.√
2.√
3.√
4. ×
5.×
6.×
7.×
8.√
9.√ 10.√ 7.2 选择题
1.D
2.D
3.C
4.C
5.C 6 .A 7.D 8.B 9.A 10.D 11.C 12.A 13ACD 14.B 7.3 填空题
1. 存储容量 存取时间 2．电容，暂时存储信息，地址译码器，读/写控制，存储矩阵 3．掩膜ROM 、可编程ROM 、可擦除可编程ROM
习题
7.1：
7.2解:把上述式子转化成最小项的形式：
7.3 需用4片RAM 芯片，接线图为：
7.4
7.5图略
I/O 0 I/O 1024×1 R/W CS A 9…A 0 …I/O 1 I/O 1024×1 R/W CS A 9…A 0 …I/O 2
I/O 1024×1 R/W CS A 9…A 0 …I/O 3
I/O
1024×1
R/W CS A 9…A 0
…
A 0
· · · R/W
A 9 CS
第8章
自测题
8.1解：可编程逻辑器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA。
可编程逻辑器件是可由用户编程、配置的一类逻辑器件的泛称。可编程逻辑器件实际上是一种将不具有特定逻辑功能的基本逻辑单元集成的通用大规模集成电路，用户可以根据需要对其编程，进而实现所需的逻辑功能。
8.2解：PAL相对于PROM而言，使用更灵活，且易于完成多种逻辑功能，同时又比PLA工艺简单，易于实现。它采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的PAL器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种PAL器件还可以很方便地构成各种时序逻辑电路。
PAL器件的输出电路结构有：专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构、运算选通反馈结构等五种类型。
8.3解：PAL采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的PAL器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种PAL器件还可以很方便地构成各种时序逻辑电路。
GAL是在PAL的基础上发展起来的，它继承了PAL的与-或阵列结构，不同的是它采用了电擦除可编程的E2CMOS工艺制作，有电擦写反复编程的特性。GAL器件具有灵活的输出结构，它的输出端设置了可编程的输出逻辑宏单元(OLMC, Output Logic Macro Cell)，通过编程可以将OLMC设置成不同的输出方式，具有很强的通用性。
8.4解：GAL采用了电擦除可编程的E2CMOS工艺制作，有电擦写反复编程的特性。
GAL的输出逻辑宏单元能实现专用输入、专用组合、输出反馈组合、输出时序电路组合输出、寄存器输出等逻辑功能。
8.5解：①结构差异。CPLD大多是基于乘积项(Product-Term)技术和(或)工艺的；FPGA一般是基于查找表(LUT)技术和工艺的。
②延迟可预测能力。CPLD的布线结构决定了它的时序延迟是均匀的和可预测的；FPGA的布线结构导致了传输延迟是不相等的、不可预测的，这会给设计工作带来麻烦，也限制了器件的工作速度。
③适合场所。虽然CPLD和FPGA的集成度都可达到数十万门，但相比较而言，CPLD更适合于完成各类算法和组合逻辑；而FPGA则更适合于完成时序较多的逻辑电路。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。
④CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或Flash技术，无需外部存储器芯片，使用简单；而FPGA的编程信息需存放在外部存储器上，使用方法复杂，且FPGA的编程数据存放在EPROM中，读出并送到FPGA的SRAM中，不利于保密。基于SRAM编程的FPGA在系统断电时编程信息会随之丢失，因此每次开始工作时都要重新装载编程数据。
⑤在编程上，FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程；FPGA 主要通过改变内部连线的布线来编程。FPGA在逻辑门下编程；而CPLD在逻辑块下编程。
⑥一般情况下，CPLD的功耗要比FPGA的大，且集成度越高越明显。
习题
8.1 解：可编程逻辑器件的发展经历了以下过程：PROM→PLA→PAL→GAL→CPLD→FPGA。第7章讲述的PROM就是一种PLD器件，PROM之后产生了可编程逻辑阵列(PLA, Programmable Logic Array)、可编程阵列逻辑(PAL, Programmable Array Logic)、通用阵列逻辑(GAL, Generic Array Logic)、复杂可编程逻辑器件(CPLD, Complex Programmable Logic Device)和现场可编程门阵列(, Field Programmable Gate Array)等几种类型。
8.2 解：
8.3 解：在结构上，它包括宏单元(Macrocell)、逻辑阵列块(LAB, Logic Array Block)、扩展乘积项(EPT, Expender Product Term)、可编程连线阵列(PIA, Programmable Interconnect Array)和I/O控制块(I/O Control Block)等几部分。
宏单元是CPLD的基本结构，由它来实现基本的逻辑功能。每个LAB中包含16个宏单元，其中每个宏单元有一个可编程的与阵列、一个固定的或阵列以及一个可编程的寄存器。各逻辑阵列块LAB之间通过可编程连线阵列PIA连接进行信号传递。I/O控制块负责输入、输出的电气特性控制，比如可以设定集电极开路输出、三态输出等。
8.4 解：FLEX 10K系列在结构上包括嵌入式阵列块(EAB, Embedded Array Block)、逻辑阵列块(LAB)、快速通道(Fast Track)互连和输入/输出单元(IOE, In-Out Element)四部分。
EAB是一种输入、输出端带有寄存器的非常灵活的RAM，它既可以作为存储器使用，也可以用来实现逻辑功能。EAB用来实现逻辑功能时，每个EAB可相当于大约100～300个等效门，能方便地构成乘法器、加法器、纠错电路等模块，并由这些功能模块可以进一步构成诸如数字滤波器、微控制器等系统。逻辑功能通过配置时，编程EAB为只读模型，生成一个大的查找表LUT来实现。在这个LUT中，组合功能是通过查找表而不是通过运算来完成的，其速度比用常规逻辑运算实现时更快，且这一优势因EAB的快速访问而得到了进一步加强。
8.5 解：FLEX 10K系列器件中哪个是易失性的。
第9章
自测题