众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：
第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：
首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2
时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法
第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因
此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.
举例：
用Verilog语言写的三分频电路
方法一：
//上升沿触发的分频设计
module three(clkin, clkout);
input clkin;//定义输入端口
output clkout;//定义输出端?
reg [1:0] step1, step;
always @(posedgeclkin)
begin
case (step)
2'b00: step<=2'b01;
2'b01: step<=2'b10;
2'b10: step<=2'b00;
default :step<=2'b00;
endcase
end
always @(negedgeclkin)
begin
case (step1)
2'b00: step1<=2'b01;
2'b01: step1<=2'b10;
2'b10: step1<=2'b00;
default :step1<=2'b00;
endcase
end
assign clkout=~(step[1]|step1[1]); endmodule
方法二：
// 如果duty cycle =50%, 可以第一个周期
第二个周期输出原先clock,第三个周期输出低这样可以实现三分频，
输出是占空比1:1的三分频.
module three(clk,throut) ;
input clk ;
output throut;
reg q1,q2,d,throut; always @(posedgeclk) if(!d)
q1=1'b1;
else
q1=~q1 ;
always @(negedgeclk) if(!d)
q2=1'b1;
else
q2=~q2 ;
always @(q1 or q2)
d=q1&q2 ;
always @(posedge d) throut=~throut; endmodule
module div_5 ( clkin,rst,clkout ); input clkin,rst;
output clkout;
reg [2:0] step1, step2;
always @(posedgeclkin )
if(!rst)
step1<=3'b000;
else
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3'b011;
3'b011: step1<=3'b100;
3'b100: step1<=3'b010;
3'b010: step1<=3'b000; default:step1<=3'b000; endcase
end
always @(negedgeclkin )
if(!rst)
step2<=3'b000;
else
begin
case (step2)
3'b000: step2<=3'b001;
3'b001: step2<=3'b011;
3'b011: step2<=3'b100;
3'b100: step2<=3'b010;
3'b010: step2<=3'b000; default:step2<=3'b000; endcase
end
assign clkout=step1[0]|step2[0]; endmodule
always@( negedge resetn or posedge clk or negedge clk) begin if (resetn==1'b0) begin counter[2:0]<=3'd0; out_clk<=1'b0; end else begin if (counter[2:0]==3'd5) begin counter[2:0]<=3'd0; end else beign counter[2:0]<= counter[2:0]+1; end
//////////////////////////////////////////////////// if (counter[2:0]==3'd5 || counter[2:0]==3'd2) begin out_clk<=~out_clk; end end end 其仿真结果是正确的 这个逻辑无法综合。存在半导体工艺问题。 2.下面给出一个逻辑图。
逻辑是用器件画出来的，保证不存在物理上的实现问题。 仿真图如下： 也许有人要问，既然仿真都是对的，那么为什么要说实际中是80％工作呢？ 看到波形图上的clk1（黄色）上的那些毛刺了么，毛刺并不可怕，但是这个电路工作的基础却是那些毛刺，准确地说，那些毛刺是必须有的，是工作过程的比不可少的部份。这样的电路是否能正常工作就很让人匪夷所思了。 我们能不能让电路的正常功能不依赖于毛刺呢？ 小结一下： 以上的思路都是试图在输入的clk上做改造，试图在恰当的地 方取正沿，恰当的地方取反沿。但是要知道，这一定会导致竞争和冒险。虽然逻辑上是可性的，但是实践中却没有那么简单。这个时候，我们需要调整一下思路了：
三分频器的设计 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;
end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果
单位：嵌入式系统实验室 姓名：汤晓东 内容：简单分频时序电路的设计(三分频) 时间：2010-7-7 3.练习三 模块源代码： //-------------------文件名div3.v---------------------------------- module div3(clk_in,clk_out,reset ); input clk_in,reset; output clk_out; wire clk_out; integer n1,n2; reg clk1,clk2; always @(posedge clk_in or negedge reset) //检测clk_in的上升沿 begin if (!reset) begin n1=0; clk1<=1'b0; //clk1是对clk_in的三分频 end // 但是占空比为1/3 else if (n1==2) begin n1=0; clk1<=1'b1; end else begin n1=n1+1; clk1<=1'b0; end end always @(negedge clk_in or negedge reset) //检测clk_in的下降沿 begin if (!reset) begin n2=0; clk2<=1'b0; //clk2也是对clk_in的三分频 end else if (n2==2) //占空比为1/3,但是与clk1相差begin //半个时钟周期 n2=0; clk2<=1'b1; end else begin n2=n2+1; clk2<=1'b0; end
三分频扬声器系统分频器电感的精确设计 1 引言 扬声器系统的分频器分为前级分频和功率分频2类。前级分频是前级电路中由电子元件产生的分频，再由各自的功放分别驱动高﹑中﹑低音扬声器系统，如图（1a）所示，属于小信号有源分频。而功率分频则是由电感、电容、电阻元件构成的位于功放与扬声器之间的无源分频电路，如图（1b）所示。 采用功率分频的扬声器系统结构简单、成本低，而且又能获得很高的放音质量，因而在现代高保真放音系统中应用最为普遍。其性能的好坏与扬声器的各项指标以及分频电路、电感元件的性能、精度有密不可分的关系，精确计算电感参数便是成功的关键。 2 对分频器电路、元件的要求 （1）电路中电感元件直流电阻、电感值误差越小越好。而且为使频响曲线平坦最好使用空心电感。（2）电路中电容元件损耗尽可能小。最好使用音频专用金属化聚丙烯电容。 （3）使各扬声器单元分配到较平坦的信号功率，且起到保护高频扬声器的作用。 （4）各频道分频组合传输功率特性应满足图2所示特性曲线的要求（P0为最大值，P1为对应分频点f1、f2的值）。分频点处的功率与功率最大值之间幅度应满足P1（=0.3～0.5）P0的范围。 （5）整个频段内损耗平坦，基本不出现“高峰”和“深谷”。 3 分频电感电容参数值的计算
下面以三分频分频器为例说明其参数的计算，如图3所示。
1）计算分频电感L1，L2，L3，L4和分频电容C1，C2，C3，C4。 为了得到理想的频谱特性曲线，理论计算时可取：C1=C4，C3=C2，L1=L3，L4=L2，分频点频率为f1，（f2见图2），则分频点ω1=2πf0，ω2=2πf2。并设想高、中、低扬声器阻抗均相同为RL。每倍频程衰减12 dB。 2）实验修正C1，C2，C3，C4，L1，L2，L3，L4的值 为精确起见，可用实验方法稍微调整C1，C2，C3，C4，L1，L2，L3，L4的值，以满足设计曲线﹙见图2﹚的要求。即通过实验描绘频响曲线，从而得到C1，C2，C3，C4，L1，L2，L3，L4的最佳值。如果没有实验条件，这一步也可不做。求出电容电感的值后就可计算电感值了。 4 最佳结构电感的作用 4.1最佳结构电感的提出 空心分频电感（简称电感）的基本参数是电感量和直流电阻。一般来说，电感量不准会导致分频点偏离设计要求并可能影响扬声器系统的频响，大家都比较重视。然而其直流电阻不宜过大，否则会对音质产生影响。通常人们对此电阻在电路中的影响及其定量要求不甚了解，因此未引起足够重视，对此特作以下简要分析。 以图3的分频网络为例，由于低音单元的分频电感L2与负载R（L低音单元额定阻抗）相串联，因此若L2的阻抗过大，功放输出功率在其上的损耗将增大。同时，功放内阻对低音单元的阻尼作用也将大大减弱。前者影响功放的有效输出功率，后者对音质的影响却无可挽回。由于分频网络中L2的电感量最大，且随分频点的降低而增大，所以L2的直流电阻的影响相当突出。 至于高音单元的分频电感L1，因它未与负载串联，就不存在L2那样的功耗和阻尼问题。但是仍希望其阻抗尽可能小些。因为它与负载并联，起着旁路来自C1的残余低音频成分的作用。若阻值过大，就会影响高音分频网络对低音频的衰减陡度。
50％占空比三分频器的设计方法（原创） 浏览次数：1037 添加时间：2006-04-17 20:47:01 本文主要介绍了50%占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。 方法一： 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is
port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发qout1<=qout3; end if; end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发
上海电力学院VLSI原理和设计报告 题目：三分频器 院系：计算机与信息工程学院 专业：电子科学与技术 年级：2008141班 姓名：王沁学号：20082617 指导老师：赵倩
三分频器 一、实验目的： 1、完成三分频器功能块的行为和结构描述，以及测试程序的编写。 2、熟练掌握VI编辑器，并用VCS调试验证设计程序的正确性。 二、实验要求： 用VI编辑器完成三分频器电路的源程序、测试程序的编写，并用VCS 仿真验证设计的正确性。 三、实验内容和步骤 程序： module div3(clk,clk_3); input clk; output clk_3; reg [1:0] countp; reg [1:0] countn; reg clk_3p; reg clk_3n; always@(posedge clk) begin if(countp<=2'd1) begin clk_3p<=1'b1; countp<=countp+2'd1; end else if(countp==2'd2) begin clk_3p<=1'b0; countp<=2'd0; end end
always@(negedge clk) begin if(countn<=2'd1) begin clk_3n<=1'b1; countn<=countn+2'd1; end else if(countn==2'd2) begin clk_3n<=1'b0; countn<=2'd0; end end assign clk_3=(clk_3p&&clk_3n)?1'b1:1'b0; endmodule 验证结果正确。 四、实验总结 经过这次实验，我了解了源代码以及测试代码的识别，并且通过VCS仿真可以测试出结果出来，检验其准确性，对三分频器也有了更深的了解。实验过程中遇到了一些问题，但经过老师的知道还是完成了。
三分频扬声器系统分频器电感的精确设计
三分频扬声器系统分频器电感的精确设计 1 引言 扬声器系统的分频器分为前级分频和功率分频2类。前级分频是前级电路中由电子元件产生的分频，再由各自的功放分别驱动高﹑中﹑低音扬声器系统，如图（1a）所示，属于小信号有源分频。而功率分频则是由电感、电容、电阻元件构成的位于功放与扬声器之间的无源分频电路，如图（1b）所示。 采用功率分频的扬声器系统结构简单、成本低，而且又能获得很高的放音质量，因而在现代高保真放音系统中应用最为普遍。其性能的好坏与扬声器的各项指标以及分频电路、电感元件的性能、精度有密不可分的关系，精确计算电感参数便是成功的关键。 2 对分频器电路、元件的要求 （1）电路中电感元件直流电阻、电感值误差越小越好。而且为使频响曲线平坦最好使用空心电感。 （2）电路中电容元件损耗尽可能小。最好使用音频专用金属化聚丙烯电容。 （3）使各扬声器单元分配到较平坦的信号功率，且起到保护高频扬声器的作用。
（4）各频道分频组合传输功率特性应满足图2所示特性曲线的要求（P0为最大值，P1为对应分频点f1、f2的值）。分频点处的功率与功率最大值之间幅度应满足P1（=0.3～0.5）P0的范围。 （5）整个频段内损耗平坦，基本不出现“高峰”和“深谷”。 3 分频电感电容参数值的计算 下面以三分频分频器为例说明其参数的计算，如图3所示。 1）计算分频电感L1，L2，L3，L4和分频电容C1，C2，C3，C4。
为了得到理想的频谱特性曲线，理论计算时可取：C1=C4，C3=C2，L1=L3，L4=L2，分频点频率为f1，（f2见图2），则分频点ω1=2πf0，ω2=2πf2。并设想高、中、低扬声器阻抗均相同为RL。每倍频程衰减12 dB。 2）实验修正C1，C2，C3，C4，L1，L2，L3，L4的值 为精确起见，可用实验方法稍微调整C1，C2，C3，C4，L1，L2，L3，L4的值，以满足设计曲线﹙见图2﹚的要求。即通过实验描绘频响曲线，从而得到C1，C2，C3，C4， L1，L2，L3，L4的最佳值。如果没有实验条件，这一步也可不做。求出电容电感的值后就可计算电感值了。 4 最佳结构电感的作用 4.1最佳结构电感的提出 空心分频电感（简称电感）的基本参数是电感量和直流电阻。一般来说，电感量不准会导致分频点偏离设计要求并可能影响扬声器系统的频响，大家都比较重视。然而其直流电阻不宜过大，否则会对音质产生影响。通常人们对此电阻在电路中的影响及其定量要求不甚了解，因此未引起足够重视，对此特作以下简要分析。 以图3的分频网络为例，由于低音单元的分频电感L2与负载R（L低音单元额定阻抗）相串联，因此若L2的阻抗过大，功放输出功率在其上的损耗将增大。同时，功放内阻对低音单元的阻尼作用也将大大减弱。前者影响功放的有效输出功率，后者对音质的影响却无可挽回。由于分频网络中L2的电感量最大，且随分频点的降低而增大，所以L2的直流电阻的影响相当突出。
1，使用原理图文件设计三分频电路： 仿真需要设置function功能，然后生成网表（processing）
仿真结果： 2，使用Verilog 程序设计三分频，四分频，五分频设计三分频： module sanfp(clkin,clkout); input clkin; output clkout; reg[1:0] step1,step; always @(posedge clkin) begin case (step) 2'b00:step<=2'b01; 2'b01:step<=2'b10; 2'b10:step<=2'b00; default:step<=2'b00; endcase end always @(negedge clkin) begin case(step1) 2'b00:step1<=2'b01; 2'b01:step1<=2'b10; 2'b10:step1<=2'b00; default:step1<=2'b00; endcase end assign clkout=~(step1[1]|step[1]); endmodule
四分频： module sifenp(clkin, clkout); input clkin; output clkout; reg[1:0] count1; always @(posedge clkin) begin case (count1) 2'b00: count1<=2'b01; 2'b01: count1<=2'b10; 2'b10: count1<=2'b11; 2'b11: count1<=2'b00; default count1<=2'b00; endcase end assign clkout=count1[1]; endmodule 五分频：
FPGA学习笔记1——分频电路设计 分频就是用一个时钟信号通过一定的电路结构变成不 同频率的时钟信号，这里介绍一下整数分频电路的设计方法。整数分频电路有偶数分频和奇数分频两种，我们以实现占空比为50%的分频电路为例子来解释一下分频电路设计的基 本原理。假设时钟周期为T，则二分频后输出的时钟周期为 2T，三分频后输出的时钟周期为3T，N分频后输出的时钟 周期为NT，这是设计分析的基本思路。1.偶数分频实现二分频电路设计二分频电路的实现是最为简单的，只需要用 一个D触发器便能实现，因为D触发的输出值每隔一个输入时钟周期T才更新一次值，所以我们只要每次D触发器寄存值的时候把它的输出值取反就可以了，这样它的高电平持续时间为T，低电平持续时间也为T，则为二分频。具体的代 码如下所示。module clkdiv(clk,rst_n,clk_2); input clk,rst_n; output clk_2; reg q; always @(posedge clk or negedge rst_n) if(!rst_n) q<=1'b0; else q<=~q; assign clk_2=q; endmodule 这个设计非常简单，不作过多解释。六分频电路设计按照设计的思路，六分频总的时钟周期应该为6T，高电平持续时间为3T，低电平持续时间为3T，我们只需要用一个0-5的计数器，计数从0到5一直循环，当计数器为0,1,2时，输出高电平，计
数器为3,4,5时，输出低电平。具体代码实现如下module clkdiv6(clk,rst_n,clk_2); input clk,rst_n; output clk_2; reg [2:0] q; //因为用到0-5的计数器，一共要3位D触发器reg clk_2; always @(posedge clk or negedge rst_n) if (!rst_n) q<=3'd0; else if(q==3'd5) q<=3'd0; else q<=q+1'b1; always @(posedge clk or negedge rst_n) if(!rst_n) clk_2<=1'b0; else if(q<3'd3) clk_2<=1'b1; else clk_2<=1'b0; endmodule 经过仿真，符合六分频的设计思路，占空比也为50%，3T的时间为高电平，3T的时间为低电平。2N分频电路设计思路偶数分频电路的基本实现思路就是利用计数器，利用 0-(2N-1)的计数器，当计数器计数在0-(N-1)的时候输出高电平，其余时间输出低电平就可以完成占空比50%的2N分频电路了2.奇数分频实现三分频电路实现三分频的电路如果按照偶数分频的思想来设计就会遇到一个难题，因为是奇数，不能做到计数器计数到一半的时候输出取反，也就是说按照偶数分频的思路做不到占空比50%，在这里要换一个思路来设计。我们仍然分析一下三分频电路的特点，三分频电路的周期为3T，高电平持续时间为1.5T,低电平持续时间也为1.5T。假设用上面的思路，用1个计数器来分频，则也可以得到三分频，但是占空比为66.7%，即高电平持续时间为2T,低电平持续时间为1T。以下为占空比50%的三分频电路
用Verilog语言写的三分频电路 方法一： //上升沿触发的分频设计 module three(clkin, clkout); input clkin;//定义输入端口 output clkout;//定义输出端? reg [1:0] step1, step; always @(posedge clkin) begin case (step) 2'b00: step<=2'b01; 2'b01: step<=2'b10; 2'b10: step<=2'b00; default :step<=2'b00; endcase end always @(negedge clkin) begin case (step1) 2'b00: step1<=2'b01; 2'b01: step1<=2'b10; 2'b10: step1<=2'b00; default :step1<=2'b00; endcase end assign clkout=~(step[1]|step1[1]); endmodule 方法二： // 如果duty cycle =50%, 可以第一个周期第二个周期输出原先clock,第三个周期输出低这样可以实现三分频，输出是占空比1:1的三分频. module three(clk,throut) ; input clk ; output throut; reg q1,q2,d,throut; always @(posedge clk) if(!d) q1=1'b1; else q1=~q1 ; always @(negedge clk) if(!d) q2=1'b1; else q2=~q2 ;
二分频 module div_2 (q,clk,reset); // 输出q，输入时钟CLK，同步复位信号RESET. output q; input reset; input clk; reg q; always @ (posedge clk or posedge reset) if (reset) q<=1'b0; // 复位置零 else q<=~q; // 否则q信号翻转 endmodule 测试代码： module test; reg clk; reg reset; div_2 d2 (q,clk,reset);// 调用我们设计的功能模块div_2 always #20 clk=~clk;// 产生周期为40个时间单位的时钟脉冲信号 // initial块只执行一次，此处让CLK的起始电平为低，RESET为高 initial begin clk=1'b0; reset=1'b1; #24 reset =1'b0; end endmodule .三分频(占空比1/2) module div_3 (q,clk,reset); output q; input reset; input clk; reg q1,q2; // 内部寄存器变量，分别是两个占空比为1/3的分频； reg [1:0] count1,count2; assign q=q1|q2; // 两个相或才是我们要得到的输出q always @ (posedge clk or posedge reset) //上升沿生成的三分频q1； if (reset) begin q1<=1'b0; count1<=2'b00; end else if(count1==0) begin q1<=~q1;
用V erilog语言写的三分频电路 方法一： //上升沿触发的分频设计 module three(clkin, clkout); input clkin;//定义输入端口 output clkout;//定义输出端? reg [1:0] step1, step; always @(posedge clkin) begin case (step) 2'b00: step<=2'b01; 2'b01: step<=2'b10; 2'b10: step<=2'b00; default :step<=2'b00; endcase end always @(negedge clkin) begin case (step1) 2'b00: step1<=2'b01; 2'b01: step1<=2'b10; 2'b10: step1<=2'b00; default :step1<=2'b00; endcase end assign clkout=~(step[1]|step1[1]); endmodule 方法二： // 如果duty cycle =50%, 可以第一个周期第二个周期输出原先clock,第三个周期输出低这样可以实现三分频，输出是占空比1:1的三分频. module three(clk,throut) ; input clk ; output throut; reg q1,q2,d,throut; always @(posedge clk) if(!d) q1=1'b1; else q1=~q1 ; always @(negedge clk) if(!d) q2=1'b1; else q2=~q2 ;
用Verilog语言实现奇数倍分频电路 3分频 5分频 7分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。 下面讲讲对各种分频系数进行分频的方法： 第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去，这种方法可以实现任意的偶数分频。 第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法： 首先，占空比不限定时，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。 如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。 另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。 第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.