DAC0832连接FPGA 用查表法输出正弦波verilog 程序
module DAC0832(clk, data);
input clk;
output [7:0]data;
reg [7:0]data;
reg [17:0]count_10us;
reg [1:0]delay;
reg clk_10us;
reg [5:0] n; //64 point counter
initial
begin
count_10us=16'd0;
data=8'b00000001;
delay=2'b00;
n<=8'b0000000;
end
always @(posedge clk)
begin
count_10us<=count_10us+1'b1; if (count_10us>18'd500) //10us; The speed of DAC0832 is 1us begin
count_10us<=18'd0; clk_10us<=~clk_10us; end
end
always @(posedge clk_10us)
begin
delay<=delay+1'b1;
if (delay==2'b00) begin
case (n)
6'b000000: data<=8'h80; 6'b000001: data<=8'h8c; 6'b000010: data<=8'h98; 6'b000011: data<=8'ha5; 6'b000100: data<=8'hb0; 6'b000101: data<=8'hbc; 6'b000110: data<=8'hc7; 6'b000111: data<=8'hd1; 6'b001000: data<=8'hda; 6'b001001: data<=8'he2; 6'b001010: data<=8'hea; 6'b001011: data<=8'hf0; 6'b001100: data<=8'hf6; 6'b001101: data<=8'hfa; 6'b001110: data<=8'hfd; 6'b001111: data<=8'hff;
6'b010000: data<=8'hff; 6'b010001:
data<=8'hff; 6'b010010: data<=8'hfd;
6'b010011: data<=8'hfa; 6'b010100: data<=8'hf6; 6'b010101: data<=8'hf0; 6'b010110: data<=8'hea; 6'b010111: data<=8'he3; 6'b011000: data<=8'hda; 6'b011001: data<=8'hd1; 6'b011010: data<=8'hc7; 6'b011011: data<=8'hbc; 6'b011100: data<=8'hb1; 6'b011101: data<=8'ha5; 6'b011110: data<=8'h99; 6'b011111: data<=8'h8c; 6'b100000: data<=8'h80; 6'b100001: data<=8'h73; 6'b100010: data<=8'h67; 6'b100011: data<=8'h5b; 6'b100100: data<=8'h4f; 6'b100101: data<=8'h43; 6'b100110: data<=8'h39; 6'b100111: data<=8'h2e; 6'b101000: data<=8'h25; 6'b101001: data<=8'h1d; 6'b101010: data<=8'h15; 6'b101011: data<=8'h0f; 6'b101100: data<=8'h09; 6'b101101: data<=8'h05; 6'b101110: data<=8'h02; 6'b101111: data<=8'h00; 6'b110000: data<=8'h00; 6'b110001: data<=8'h00; 6'b110010: data<=8'h02; 6'b110011: data<=8'h05; 6'b110100: data<=8'h09; 6'b110101: data<=8'h0e; 6'b110110: data<=8'h15; 6'b110111: data<=8'h1c; 6'b111000: data<=8'h25; 6'b111001: data<=8'h2e; 6'b111010: data<=8'h38; 6'b111011: data<=8'h43; 6'b111100: data<=8'h4e; 6'b111101: data<=8'h5a; 6'b111110: data<=8'h66; 6'b111111: data<=8'h73; endcase n<=n+1'b1; end end endmodule
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
ORG 0000H KB:MOV P1,#0FFH;置P0口为输入方式MOV A,P1;读键值 CPL A ANL A,#1FH;屏蔽高三位 JZ KB;无键闭合继续检测 ACALL DL Y_10MS;延时10ms，去抖动MOV A,P1;再次检测有无键闭合 CPL A ANL A,#1FH JZ KB CJNE A,#01H,KB01 LCALL FANGBO;调用方波子程序SJMP KB KB01:CJNE A,#02H,KB02 LCALL JVCHI;调用锯齿波子程序SJMP KB KB02:CJNE A,#04H,KB03 LCALL TIXING;调用梯形波子程序SJMP KB KB03:CJNE A,#08H,KB04 LCALL SANJIAO;调用三角波子程序SJMP KB KB04:CJNE A,#10H,KB LCALL ZHENGXIAN;调用正弦波子程序SJMP KB ;方波子程序////////////// FANGBO: MOV DPTR,#0FFFEH LP1: MOV A,0 MOVX @DPTR,A LCALL DELAY1 MOV A,#0FFH MOVX @DPTR,A LCALL DELAY1 AJMP LP1 ;锯齿波子程序///////////// JVCHI: MOV DPTR,#0FFFEH MOV A,#0FFH WW:MOVX @DPTR,A DEC A NOP
NOP NOP AJMP WW ;梯形波子程序 TIXING: MOV DPTR,#0FFFEH MOV R2,#07DH MOV R4,#0AFH MOV A,#00H D1:MOVX @DPTR,A LCALL DELAY2 ADD A,R2 DJNZ R4,D1 AJMP D1 ;三角波子程序/////////////// SANJIAO: MOV DPTR,#0FFFEH MOV R6,#10H MOV A,#00H LOOP1: MOVX @DPTR,A ADD A,R6 CJNE A,#0FFH,LOOP1 LOOP2: MOVX @DPTR,A SUBB A,R6 CJNE A,#07H,LOOP2 AJMP LOOP1 ;正弦波子程序///////////////// ZHENGXIAN: MOV R1,#00H QZ:MOV A,R1 MOV DPTR,#SETTAB MOVC A,@A+DPTR MOV DPTR,#0FFFEH MOVX @DPTR,A INC R1 AJMP QZ ;延时程序2 DELAY2:MOV 31H,#02H PW:DJNZ 31H,PW RET ;延时子程序1 DELAY1: MOV 30H,#0FFH
单片机控制DAC0832输出正弦波三角波汇 编程序 org 0000h LJMP MAIN ORG 0003H LJMP L0 MAIN:MOV R2,#0aH ;调幅倍数 MOV R4,#01H ;增减选择 MOV R5,#01H pp: SETB EA SETB EX0 ;延时计数个数 MOV A,#0FFH ;读取波形状态 MOV P1,A MOV A,P1 JNB ACC.0,ZXB ;P1.0=0 则选择正弦波 JNB ACC.1,SJB ;P1.1=0 则选择三角波 JNB ACC.2,FB ;P1.2=0 则选择方波 AJMP PP ZXB:MOV R1,#00H .
LOOP1:MOV A,R1 MOV DPTR,#TABLE1 ;读取正弦波数据首地址 MOVC A,A+DPTR ;去表格数据 MOV B,R2 MUL AB ;幅度大小 INC R1 XCH A,R1 CLR C SUBB A,#0AH ;是否已采样半个周期 JNC LK1 ;C=0跳转，即R1大于0A，以采样半个周期以上 ADD A,#0AH XCH A,R1 ;还原R1 ADD A,#80H ;8OH为零点，取得正的幅度值 AJMP LK0 LK1:ADD A,#0AH XCH A,R1 MOV R3,A MOV A,#80H CLR C .
SUBB A,R3 ;80H为零点，取得负的幅度值LK0:MOV DPTR,#8000H ;送DA转换入口地址 MOVX DPTR,A MOV A,R5 KD:DEC R5 ;调用延时 CALL DELAY CJNE R5,#00H,KD MOV R5,A CJNE R1,#12H,LOOP1 LJMP PP FB:MOV R1,#00H LOOP2:MOV A,R1 MOV DPTR,#TABLE2 ;读取方波数据首地址 MOVC A,A+DPTR ;去表格数据 MOV B,R2 MUL AB ;幅度大小 INC R1 XCH A,R1 CLR C SUBB A,#0AH ;是否已采样半个周期 .
五层楼电梯运行控制逻辑设计 摘要：电梯是高层建筑不可缺少的运输工具，用于垂直运送乘客和货物，传统的电梯控制系统主要采用继电器，接触器进行控制，其缺点是触点多，故障率高、可靠性差、维修工作量大等，本设计根据电梯自动控制的要求利用Verilog语言编写并完成系统设计，在利用软件仿真之后，下载到了FPGA上进行硬件仿真。FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了之前的可编程器件门电路数有限及速度上的缺点。 关键词：电梯控制FPGA Verilog软件设计硬件设计 在当今社会，随着城市建设的不断发展，高层建筑的不断增多，电梯作为高层建筑中垂直运行的交通工具已与人们的日常生活密不可分。目前电梯控制系统主要有三种控制方式：继电路控制系统（早期安装的电梯多位继电器控制系统），FPGACPLD [1] 的控制系统、微机控制系统。继电器控制系统由于故障率高、可靠性差、控制方式不灵活以及消耗功率大等缺点，目前已逐渐被淘汰，而微机控制系统虽在智能控制方面有较强的功能，但也存在抗扰性差，系统设计复杂，一般维修人员难以掌握其维修技术等缺陷。而FPGACPLD控制系统由于运行可靠性高，使用维修方便，抗干扰性强，设计和调试周期较短等优点 [2] ，倍受人们重视等优点，已经成为目前在电梯控制系统中使用最多的控制方式，目前也广泛用于传
统继电器控制系统的技术改造。 随着现代化城市的高度发展，每天都有大量人流及物流需要输送，因此在实际工程应用中电梯的性能指标相当重要，主要体现在：可靠性，安全性，便捷快速性。电梯的可靠性非常重要，直接或间接的影响着人们的生产，生活，而电梯的故障主要表现在电力拖动控制系统中，因此要提高可靠性也要从电力拖动控制系统入手。 本次设计尝试用Verilog实现电梯控制器部分，进行了多层次的电梯控制，也进行了软件及硬件上的仿真验证，时序分析以保证设计的正确。在设计中先用软件进行模拟仿真，然后又下载到FPGA开发板上进行硬件仿真，以确保设计的正确性。 1电梯的设计分析 1.1 系统的需求分析及系统描述 设计一个电梯运行控器，该电梯有5层楼，设计的电梯调度算法满足提高服务质量、降低运行成本的原则；电梯的内部有一个控制面板,它负责按下请求到的楼层,并且显示当前尚未完成的目的地请求,当到达该楼层以后自动撤销本楼层的请求,即将面板灯熄灭；除1层和5层分别只有上和下按钮外，其余每个楼层（电梯门口旁）的召唤面板都有两个按钮，分别指示上楼和下楼请求。当按下后，对应按钮灯亮。如果电梯已经到达该楼层，按钮灯熄灭；电梯的外部面板会显示电梯当前所在的楼层,及上行还是下行(暂停显示刚才运行时的状态)；电梯向一个方向运行时，只对本方向前方的请求进行应答，直到本方向前方无请求时，才对反方向的请求进行应答。当前内部控制面板上有的请求,只要经过所在楼层均会立即响应.
本科生实验报告 实验名称：数模转换器DAC0832双缓冲输出设计 一、实验目的 1）了解DAC0832芯片引脚、内部结构及工作原理； 2）掌握应用单片机I/O 端口控制DAC0832实现数模转换的方法； 3）掌握DAC0832单缓冲和双缓冲控制技术及编程设计方法； 二、实验原理 DAC0832是8位分辨率的数模转换集成芯片，内部采用倒T 形网络，电流型 输出模式，电流输出稳定时间为1us ，采用单电源供电。 片内部由一个8位输入锁存器、一个8位DAC 寄存器和一个8位D/A 转换器构成，内部具有双缓冲结构，可以实现单缓冲、双缓冲数字输入。 双缓冲同步控制方式 ： 针对多个模拟量需要同时输出的控制系统，可以采用双缓冲同步控制方式。D/A 转换数据的输入锁存和D/A 转换输出分两步完成。首先，CPU 分时向各路D/A 转换器输入要转换的数字量并锁存在各自的输入锁存器中，然后，CPU 同时对所有D/A 转换器发出输入所存数据打入DAC 寄存器的控制信号，即可实现 VREF IOUT2 IOUT1 DGND VCC AGND RFB
多通道的同步模拟量数据输出。 应用双缓冲方式，可以在输出模拟信号的同时采集下一个数字量，有效地提高转换速度。另外，可以在多个D/A转换器同时工作时，利用双缓冲模式实现多路D/A的同步输出。 三、实验内容 通过单片机I/O端口控制两路DAC0832实现数模转换，控制方式采用双缓冲控制方式。 1.阅读理解双缓冲控制电路图，分析双缓冲模式下DAC0832与单片机接口电路的设计及两次DA转换实验在控制电路上的异同。 2.设计程序，实现双缓冲模式下DA转换的同步输出。 首先，CPU分时向各路D/A转换器输入要转换的数字量并锁存在各自的输入锁存器中，然后，通过按键控制，同时对两个DAC0832锁存数据进行数模转换，同步产生三角波、正弦波模拟输出信号。 四、实验过程 1，实验原理图 2，实验源程序 #include
一、概述 1.1 电子密码锁的现状 随着我国对外开放的不断深入，高档建筑发展很快，高档密码锁具市场的前景乐观。我国密码锁具行业对密码锁具高新技术的投入正逐年增大，高档密码锁的市场需求也逐年增加。在安防工程中，锁具产品是关系到整个系统安全性的重要设备，所以锁具产品的优劣也关系了整个安防工程的质量和验收。 目前，市场上比较先进的智能电子密码锁分别有：IC卡电子密码锁、射频卡式电子密码锁、红外遥控电子密码锁、指纹识别电子密码锁和瞳孔识别电子密码锁等。IC卡电子密码锁成本低，体积小，卡片本身无须电源等优点占领了一定的市场份额，但是由于有机械接触，会产生接触磨损，而且使用不太方便，在一定程度上限制了它的应用；射频卡式电子密码锁是非接触式电子密码锁，成本也不太高，体积跟IC卡密码锁相当，卡片使用感应电源，重量很轻，技术成熟，受到了广泛的欢迎，但是与IC卡电子密码锁相比，成本偏高；指纹识别电子密码锁和瞳孔识别电子密码锁可靠性很高，安全性是目前应用系统中最高的，但是成本高昂，还没进入大众化使用阶段。 在国外，美国、日本、德国的电子密码锁保密性较好，并结合感应卡技术，生物识别技术，使电子密码锁系统得到了飞跃式的发展。这几个国家的密码锁识别的密码更复杂，并且综合性比较好，已经进入了成熟期，出现了感应卡式密码锁，指纹式密码锁，虹膜密码锁，面部识别密码锁，序列混乱的键盘密码锁等各种技术的系统，它们在安全性，方便性，易管理性等方面都各有特长，新型的电子密码锁系统的应用也越来越广。 基于FPGA的电子密码锁是新型现代化安全管理系统，它集微机自动识别技术和现代安全管理措施为一体，它涉及电子，机械，计算机技术，通讯技术，生物技术等诸多新技术。它是解决重要部门出入口实现安全防范管理的有效措施，适用各种场合，如银行、宾馆、机房、军械库、机要室、办公间、智能化小区、工厂、家庭等。 在数字技术网络技术飞速发展的今天，电子密码锁技术得到了迅猛的发展。它早已超越了单纯的门道及钥匙管理，逐渐发展成为一套完整的出入管理系统。它在工作环境安全、人事考勤管理等行政管理工作中发挥着巨大的作用。在该系统的基础上增加相应的辅助设备可以进行电梯控制、车辆进出控制，物业消防监控、餐饮收费、私家车库管理等，真正实现区域内一卡智能管理。
智能仪器课程设计 设计题目：函数信号发生器设计 学生姓名：赵鑫、罗承波、江再农 学院名称：机械工程学院 班级：测控技术与仪器062班 学号：200646000227、20064600222、20064600215 指导教师：袁锋伟、王玉林、蒋彦 2009年6月
设计任务： 设计一个函数信号发生器，具体指标如下： 1采用AT89S51及DAC0832设计函数信号发生器； 2输出函数信号为正弦波或三角波或阶梯波； 3输出信号频率为100Hz，幅度0-10V可调； 4必须具有信号输出及外接电源、公共地线接口
低频函数信号发生器的设计 摘要：信号发生器是一种常用的信号源，广泛地应用于电子电路、自动控制系统和教学实验等领域。目前使用的信号发生器大部分是利用分立元件组成的体积大，可靠性差，准确度低。课程设计需要各个波形的基本输出，这些波形的实现的具体步骤：正弦波的实现是非常麻烦的。它的实现过程是通过定义一些数据，然后执行时直接输出定义的数据就可以了。而三角波，则每次累加1，当达到初值时，每次累减1，算出延时时间，也就达到要求了，阶梯波和三角波类似！该设计使用的是AT89S51单片机构成的发生器，可产生三角波、方波、正弦波等多种波形，波形的频率可用程序控制改变。在单片机上加外围器件独立式开关，通过开关控制波形的选择。在单片机的输出端口接DAC0832进行DA转换，再通过运放进行波形调整，最后输出波形接在示波器上显示。 关键词：信号发生器；单片机；波形调整
The design of low-frequency function signal-generator Abstract：Signal generator is a common signal source, widely used in electronic circuits, automatic control systems and experiments in areas such as teaching. Currently used by most of the signal generator is composed of discrete components use bulky, poor reliability, low accuracy. Curriculum design of the basic needs of all the output waveform, the waveform of the specific steps to achieve: the realization of sine wave is very troublesome. It is through the implementation of the definition of some data, and then direct the output when the definition of the implementation of the data on it. The triangle wave, then add 1 each time, when the initial value to reach every tired by 1, calculate the delay time, they meet the requirement, the ladder-wave and triangular wave similar! The design is composed of single-chip AT89S51 generator can produce the triangular wave, square wave, sine wave, etc.,
基于FPGA的Verilog-HDL数字钟设计--
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基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接
8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； 设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。 三、实验设计 功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能 1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示； 时钟利用4位数码管显示时分； 2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音； 3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整； 4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。 秒表利用4位数码管计数； 方案说明：本次设计由时钟模块和译码模块组成。时钟模块中50MHz的系统时钟clk分频产
单片机控制DAC0832 输出正弦波三角 波 汇编程序 org 0000h LJMP MAIN ORG 0003H LJMP L0 MAIN:MOV R2,#0aH MOV R4,#01H MOV R5,#01H pp: SETB EA SETB EX0 MOV A,#0FFH MOV P1,A MOV A,P1 JNB ACC.0,ZXB JNB ACC.1,SJB JNB ACC.2,FB AJMP PP ZXB:MOV R1,#00H LOOP1:MOV A,R1 ;调幅倍数 ;增减选择 ;延时计数个数 ;读取波形状 态 ;P1.0=0 则选择正弦 波 ;P1.1=0 则选择三角波 ;P1.2=0 则选择方波
MOV DPTR,#TABLE1 ;读取正弦波数据首地址 MOVC A,@A+DPTR ;去表格数据 MOV B,R2 MUL AB ;幅度大小 INC R1 XCH A,R1 CLR C SUBB A,#0AH ;是否已采样半个周期 JNC LK1 ;C=0 跳转，即R1 大于0A，以采样半个周期以上 ADD A,#0AH XCH A,R1 ;还原R1 ADD A,#80H ;8OH 为零点，取得正的幅度值 AJMP LK0 LK1:ADD A,#0AH XCH A,R1 MOV R3,A MOV A,#80H
CLR C SUBB A,R3 ;80H 为零点，取得负的幅度值LK0:MOV DPTR,#8000H ;送DA 转换入口地址MOVX @DPTR,A MOV A,R5 KD:DEC R5 ;调用延时 CALL DELAY CJNE R5,#00H,KD MOV R5,A CJNE R1,#12H,LOOP1 LJMP PP FB:MOV R1,#00H LOOP2:MOV A,R1 MOV DPTR,#TABLE2 ;读取方波数据首地址 MOVC A,@A+DPTR ;去表格数据 MOV B,R2 MUL AB ;幅度大小 INC R1
// megafunction wizard: %ALTPLL% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altpll // ============================================================ // File Name: clk_ctrl.v // Megafunction Name(s): // altpll // // Simulation Library Files(s): // altera_mf // ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // // 11.0 Build 208 07/03/2011 SP 1 SJ Full Version // ************************************************************ //Copyright (C) 1991-2011 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing //(including device programming or simulation files), and any //associated documentation or information are expressly subject //to the terms and conditions of the Altera Program License //Subscription Agreement, Altera MegaCore Function License //Agreement, or other applicable license agreement, including, //without limitation, that your use is for the sole purpose of //programming logic devices manufactured by Altera and sold by //Altera or its authorized distributors. Please refer to the //applicable agreement for further details. // synopsystranslate_off `timescale 1 ps / 1 ps // synopsystranslate_on moduleclk_ctrl ( areset, inclk0, c0, c1, c2,
调试时，电源的质量需要较高，不然的话，波形不易观察看清楚。 //河北工程大学信电学院自动化系 //设计调试成功 ***************将DA输出的 0V ~ -5V范围扩展成 -5V ~ +5V范围，电路如下图：*************** 如若VO2输出更平滑一些，可以在VO2处接一个小电容，滤掉高频。 （一）过程分析计算如下： ?第一级运放出来的V o1=-N*V ref/256。当V ref为+5V时，V o1=0~ -5V。 其中，V ref为参考电压，N为8位数字量输出到DAC0832 ?并结合第二级运放，是否可以推出来如下式子： V o2=-(2*V o1+V ref)=-(2*-N*V ref/256+V ref) =-(-2N*V ref/256+V ref) =2N*V ref/256-V ref 当参考电压V ref=5V时，V o2=10N/256-5。 由于要求输出的是正弦波xsinθ,幅值x不定，下面考虑幅值x分别取5和1的情况： ●当输出波形为5 sinθ时：5 sinθ=V o2 =2N*V ref/256-V ref =10N/256-5 //此时V ref=+5V 得sinθ=2N/256-1
●当输出波形为sinθ时：sinθ=V o2 =2N*V ref/256-V ref =10N/256-5 //此时V ref=+5V 得sinθ=10N/256-5 最后可以考虑输出波形的频率问题。例如要求输出特定频率的正弦波。 （二）针对输出的不同幅值波形 ?当输出波形为5 sinθ时：得sinθ=2N/256-1 这里我们要求进步为一度。具体到进步大小，和内存RAM或者ROM有关，即和你存放数据表的空间有关。放到哪个空间都可以。（这里周期采样最多256个点，步数可以为1、2、5等，自己视情况而定，这里由于是360度，256个采样点，故步的大小360/256=1.4=△θ，由此算的前三个 θ=0,1.4,2.8……,对应N为0x80,0x83,0x86……） 通过sinθ的特征和计算部分数据发现规律： 0~90度与90~180度大小是对称的；181~270度与270~359度是对称的。 故，不是所有数据都是计算的。
电子科技大学 （基于FPGA的频率计设计） 题目：简易频率计的设计 指导教师：皇晓辉 姓名：张旗 学号：2905201003 专业：光电学院一专业
摘要 本文主要介绍了基于FPGA 的简易多量程频率计的设计，使用硬件描述语言verilog来实现对硬件的控制，在软件ISE上实现编程的编译综合，在系统时钟48Mhz下可正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对Verilog程序做了仿真，并完成了综合布局布线，通过ISE下载到Spartan3A开发板上完成测试。 关键词：FPGA ，verilog，ISE，测频方法
Abstract This paper mainly introduces the simple more range based on FPGA design of frequency meter，Use hardware description language verilog to realize the control of hardware，In the software realize the compilation of the programming ISE on comprehensive，In the system clock can work normally under 48 Mhz。The digital frequency meter frequency measurement method used, can accurate measurement frequency in 10 Hz to 100 MHz of signals between。Use ModelSim simulation software Verilog program to do the simulation, and completed the overall layout wiring，Through the ISE downloaded to Spartan3A development board complete test。 Keywords: FPGA, Verilog, ISE, F requency M easurement
DAC0832电路与程序设计(正弦波) 1.函数法正弦波 #include
void delay(unsigned char i) { unsigned char j; for(;i>0;i--) for(j=0;j<110;j++); } void main() { cs1=0; rd=0; while(1) { q=0; for(q=0;q<225;q++) { p=5+q; if(p>255) p=0; f=(sin(2*pi/225*q)+1)*128; a=f;
P1=a; //delay(10); } } } 2.查表法正弦波高低频叠加 #include
基于FPGA的DS18B20控制程序设计及其Verilog实现 一，总体介绍 DS18B20是一个1-wire总线，12bit的数字温度传感器，其详细的参数这里不做具体的介绍，只讨论其基于Verilog的控制程序的设计。 实际上，对DS18B20的控制，主要是实现1-wire总线的初始化，读，写等操作，然后再根据DS18B20的控制要求，实现对其控制的verilog逻辑。 在1-Wire总线上，有一个master，可以有1个或者多个slave。而对于FPGA+DS18B20的温度测试设计来讲，需要在FPGA上实现一个1-Wire总线的master。DS18B20作为1-wire 总线的slave设备存在，可以有一个或者多个，不过为了简化程序，例程里假定只存在一个DS18B2020。 1-Wire总线的操作形式上相对简单，但操作本身相对却又比较复杂。用Verilog做控制程序设计时，可以采用多层次嵌套的状态机来实现。 二，FPGA + DS18B20的硬件设计 硬件的设计非常简单，只需要将DS18B20的DQ与FPGA的一个IO连接，并加4.7K左右的上拉电阻就可以了。VDD和VPU可以为3.0~5.0V。这里我们参照FPGA本身的IO电压，选择3.3V。 另外要注意的一点是，由于DQ的数据是双向的，所以FPGA的该IO要设定为inout类型。 三，1-Wire总线的基本操作及Verilog实现。 根据1-Wire总线的特点，可以把1-Wire总线的操作归结为初始化，单bit读操作，单bit写操作等最基础的几种。下面分别是几种基本操作的介绍和verilog实现。由于DS18B20的时序操作的最小单位基本上是1us，所以在该设计中，全部采用1MHz的时钟。 1. 初始化 初始化实际上就是1-wire总线上的Reset操作。由master发出一定长度的初始化信号。Slave 看到该初始化信号后，在一定时间内发出规定长度的响应信号，然后初始化操作就结束了。下图是DS18B20的datasheet上给出的初始化的时序要求图示。
设计说明书 题目：DAC0832数模转换 专业：机电 班级：机械111 姓名：蒋德昌 学号：2011071117
摘要 波形发生器是能够产生大量的标准信号和用户定义信号，并保证 高精度、高稳定性、可重复性和易操作性的电子仪器。函数波形发 生器具有连续的相位变换、和频率稳定性等优点，不仅可以模拟各 种复杂信号，还可对频率、幅值、相移、波形进行动态、及时的控制，并能够与其它仪器进行通讯，组成自动测试系统，因此被广泛 用于自动控制系统、震动激励、通讯和仪器仪表领域。 本设计是基于DAC0832波形发生器设计与实现。系统是用AT89C51 作为系统的控制核心，外围电路采用数字/模拟转换电路DAC0832， 运放电路采用最简单的反相放大器，按键，LCD显示器等。系统通 过按键来进行整个系统的控制，按键控制切换产生正弦波，锯齿波，三角波，并且通过另外四个按键改变幅值和频率。系统经过调试和 最后的检测，可以得出本系统一下特点：性能较好，稳定性强，价 格便宜，容易操作，具有一定的实用性，最后的成品可以用在常用 的有波形发生器功能要求的应用电子仪器设备上。 关键词：单片机波形发生器 DAC0832 LCD显示器
目录 1设计任务 (4) 2系统整体方案 (4) 3仿真图 (6) 4所用硬件介绍 (9) 4.1 DAC0832 (9) 4.2 LCD1602 (10) 4.3排阻 (11) 4.4 运算放大器 (12) 4.5按键 (13) 5软件系统设计 (14) 5.1 主程序流程图 (14) 5.2波形选择的设计 (14) 5.3按键改变波形频率的设计 (15) 5.4按键改变波形振幅的设计 (15) 6总结 (16)
`timescale 1ns / 1ps module i2c_drive( clk,rst_n, sw1,sw2, scl,sda, dis_data ); input clk; // 50MHz input rst_n; //复位信号，低有效 input sw1,sw2; //按键1、2,(1按下执行写入操作，2按下执行读操作) output scl; // 24C02的时钟端口 inout sda; // 24C02的数据端口 output [7:0] dis_data; //输出指定单元的数据 //-------------------------------------------- //按键检测 reg sw1_r,sw2_r; //键值锁存寄存器，每20ms检测一次键值 reg[19:0] cnt_20ms; //20ms计数寄存器 always @ (posedge clk or negedge rst_n) if(!rst_n) cnt_20ms <= 20'd0; else cnt_20ms <= cnt_20ms+1'b1; //不断计数 always @ (posedge clk or negedge rst_n) if(!rst_n) begin sw1_r <= 1'b1; //键值寄存器复位，没有键盘按下时键值都为1 sw2_r <= 1'b1; end else if(cnt_20ms == 20'hfffff) begin sw1_r <= sw1; //按键1值锁存 sw2_r <= sw2; //按键2值锁存 end //--------------------------------------------- //分频部分 reg[2:0] cnt; // cnt=0:scl上升沿，cnt=1:scl高电平中间，cnt=2:scl下降沿，cnt=3:scl低电平中间 reg[8:0] cnt_delay; //500循环计数，产生iic所需要的时钟
DAC0832波形产生锯齿波 程序如下 #include
DelayMs(1); } } DAC0832波形产生稳定波 #include
#define uchar unsigned char #define uint unsigned int #define DAC0832 XBYTE[0xFFFE] void DelayMs(uint ms) { uchar t; while(ms--) for(t=0;t<120;t++); } void main() { while(1) { DAC0832=200; DelayMs(1); } } DAC0832波形产生方波 #include
#include
本科生实验报告 实验名称：数模转换器DAC0832双缓冲输出设计 一、实验目的 1）了解DAC0832芯片引脚、内部结构及工作原理； 2）掌握应用单片机I/O端口控制DAC0832实现数模转换的方法； 3）掌握DAC0832单缓冲和双缓冲控制技术及编程设计方法； 二、实验原理 DAC0832是8位分辨率的数模转换集成芯片，内部采用倒T形网络，电流型输出模式，电流输出稳定时间为1us，采用单电源供电。 片内部由一个8位输入锁存器、一个8位DAC寄存器和一个8位D/A转换器构成，内部具有双缓冲结构，可以实现单缓冲、双缓冲数字输入。 双缓冲同步控制方式： 针对多个模拟量需要同时输出的控制系统，可以采用双缓冲同步控制方式。D/A转换数据的输入锁存和D/A转换输出分两步完成。首先，CPU分时向各路D/A转换器输入要转换的数字量并锁存在各自的输入锁存器中，然后，CPU同时对所有D/A转换器发出输入所存数据打入DAC寄存器的控制信号，即可实现
多通道的同步模拟量数据输出。 应用双缓冲方式，可以在输出模拟信号的同时采集下一个数字量，有效地提高转换速度。另外，可以在多个D/A转换器同时工作时，利用双缓冲模式实现多路D/A的同步输出。 三、实验内容 通过单片机I/O端口控制两路DAC0832实现数模转换，控制方式采用双缓冲控制方式。 1.阅读理解双缓冲控制电路图，分析双缓冲模式下DAC0832与单片机接口电路的设计及两次DA转换实验在控制电路上的异同。 2.设计程序，实现双缓冲模式下DA转换的同步输出。 首先，CPU分时向各路D/A转换器输入要转换的数字量并锁存在各自的输入锁存器中，然后，通过按键控制，同时对两个DAC0832锁存数据进行数模转换，同步产生三角波、正弦波模拟输出信号。 四、实验过程 1，实验原理图 2，实验源程序 #include