目录
1 课程设计的目的与作用 0
1.1课程设计目的 0
2 所用multisim软件环境介绍 0
2.1 Multisim软件环境介绍 0
2.2 Multisim软件界面介绍 (1)
3设计任务 (2)
3.1设计的总体框图 (2)
3.1.1三位二进制减法计数器的总体框图 (2)
3.1.2 串行序列信号检测器的总体框图 (3)
3.1.3 74193芯片仿真63进制减法计数器原理 (3)
3.2设计过程 (3)
3.2.1 三位二进制同步减法计数器 (3)
3.2.2串行序列信号检测器 (5)
3.2.3 74193芯片仿真63进制减法计数器 (6)
4实验仪器 (6)
4.1三位二进制减法器 (6)
4.2串行序列检测器 (6)
4.3 74193芯片仿真63进制减法器计数 (6)
5仿真结果分析 (7)
5.1三位二进制同步减法计数器的电路原理图及结果 (7)
5.2串行序列信号检测器电路原理图及结果 (10)
5.3 74193芯片仿真63进制减法计数器的电路原理图及结果 (12)
6设计总结和体会 (13)
7参考文献 (14)
1 课程设计的目的与作用
1.1课程设计目的
1.通过Multisim的仿真设计，掌握Multisim软件的基本使用方法；
2.学会在multisim环境下建立电路模型，能进行正确的仿真；
3.通过Multisim的仿真，熟练掌握三位二进制同步加法计数器和串行序列检测器电
路，10000串行序列检测器电路设计；
4.学会分析仿真结果的正确性，与理论计算值进行比较；
5.通过课程设计，加强动手，动脑的能力。
2 所用multisim软件环境介绍
2.1 Multisim软件环境介绍
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础
的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了
电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的
仿真分析能力。
Multisim 10 启动画面图
工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。
NI Multisim软件结合了直观的捕捉和功能强大的仿真，能够快速、轻松、高效地对电路进行设计和验证。凭借NI Multisim，您可以立即创建具有完整组件库的电路图，并利用工业标准SPICE模拟器模仿电路行为。借助专业的高级SPICE分析和虚拟仪器，您能在设计流程中提早对电路设计进行的迅速验证，从而缩短建模循环。与NI LabVIEW和SignalExpress软件的集成，完善了具有强大技术的设计流程，从而能够比较具有模拟数据的实现建模测量。
突出优点
1.通过直观的电路图捕捉环境, 轻松设计电路
2.通过交互式SPICE仿真, 迅速了解电路行为
3.借助高级电路分析, 理解基本设计特征
4.通过一个工具链, 无缝地集成电路设计和虚拟测试
5.通过改进、整合设计流程, 减少建模错误并缩短上市时间
2.2 Multisim软件界面介绍
Multisim 10主界面。启动Multisim，就会看到其主界面，主要是由菜单栏、系统工具栏、设计工具栏、元件工具栏、仪器工具栏使用中元件列表、仿真开关、状态栏以及电路图编辑窗口等组成。如图A所示。
图2.3.1 A图 Multisim软件编辑窗口
Multisim 10提供了丰富的元器件。这些元器件按照不同的类型和种类分别存放在若干个分类库中。这些元件包括现实元件和虚拟元件。所谓的现实元件给出了具体的型号，它们的模型数据根据该型号元件参数的典型值确定。而所谓的虚拟元件没有型号，它的模型参数是根据这种元件各种元件各种型号参数的典型值，而不是某一种特定型号的参数典型值确定。另外，Multisim 10元件库中还提供一种3D虚拟元件，这种元件以三维的方式显示，比较形象、直观.。Multisim 10容许用户根据自己的需要创建新的元器件，存放在用户元器件库中。如B图所示。
Multisim 10提供了品种繁多、方便实用的虚拟仪器。比如数字万用表、信号发生器、
示波器等17种虚拟仪器。点击主界面中仪表栏的相应的按钮即可方便地取用所需的虚拟仪器如C 图所示。
图2.3.2 B 图 用户元器件库图
图2.3.3 C 图 虚拟仪器图示
Multisim 10提供了各种不同功能的分析工具。点击分析按钮，即可拉出分析菜单，其中列出了Multisim 10的各种分析工具，例如直流工作点分析、交流分析、瞬态分析等。Multisim 为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件，如D 图所示的界面。
图2.3.4 D 图 元器件库图示
3设计任务
3.1设计的总体框图
3.1.1三位二进制减法计数器的总体框图
CP Y
输入脉冲 串行序列输出
三位二进制同步减法
计数器
3.1.2 串行序列信号检测器的总体框图
CP
Y
串行序列输出
3.1.3 74193芯片仿真63进制减法计数器原理
CR 异步清零端，高电平有效；是异步置数端；是减法计数脉冲输入端；是进位脉冲输出端；是借位脉冲输出端；A 到D 是并行数据输入端；是计数器状态输出端。当多个74193级联时，只要把低位的端端分别与高位的C 端、C 端连接起来，各个芯片的CR 端连接在一起、端连接在一起就可以了。
3.2设计过程
3.2.1 三位二进制同步减法计数器
1）状态图
/0 /0 /0 /0 /0 010 011 100 101 110 111
2）选择的触发器名称:选用三个CP 下降沿触发的边沿JK 触发器
（3）输出方程:Y=n
n n Q Q Q 0
12 （4）状态方程
三位二进制同步减法计数器次态卡诺图：
三位二进制同步减法计数器次态卡诺
Q 2n+1的卡诺图：
Q 1n Q 0n
Q 2n 00 01 11 10
1 Q 1n+1的卡诺图：
Q 1n Q 0n
Q 2n
00 01 11 10
0 1
Q 0n+1的卡诺图：
Q 1Q 0
Q 2n 00 01 11 10
1
由卡诺图得出状态方程为：
1
n 2+Q =n
Q 2(n
Q 0+n
Q 1)+n
Q 2n Q 0
1
n 1+Q =n
Q 0n
Q 1+n Q 1n
Q 0n
Q 2
1
n 0+Q =n
Q 0
（5）驱动方程
0J =1 1J =
2J = n
Q 0
0K 1K =n
Q 2n Q 02K =n Q 0n
Q 1
（6）时钟方程 CP=1CP =2CP =3CP （7）检查能否自启动
X
X 0 1 0 1
1
1
X X 1 1 1
1
X X 0 1 1
1
001 /0 000 /0 111(有效状态) 3.2.2串行序列信号检测器
1/0 0/0 0/0
0/0
1/0 1/0 0/1
（2）选择的触发器名称:选用三个CP下降沿触发的边沿JK触发器（3）输出方程:Y= n
n Q
Q
X
1
(4)串行序列检测器次态卡诺图：
X 00 01 11 10
0 00 11 10 00
1 01 00 00 00
Q
1
n+1的卡诺图：
X 00 01 11 10
0 0 1 1 0
1 0 0 0 0
Q
n+1
X 00 01 11 10
0 0 1 0 0
1 1 0 0 0
由卡诺图得出状态方程为：
1
n 1+Q ==
1
n 0+Q = X n
Q 0
+
（5）驱动方程
0J = X
1J =n
Q 0
0K =1 1K =
3.2.3 74193芯片仿真63进制减法计数器
=1 1 1 1 1 1
=
4实验仪器
4.1三位二进制减法器
根据设计的需要可知所需的元器件如下所示（仿真软件） 74LS112 三个 74LS08 三个 74LS00 一个
发光灯泡三支 直流电源 若干导线 一个开关
4.2串行序列检测器
74LS112 两个 74LS08 两个 74LS00 两个 74LS04 一个 74LS151 一个
发光灯泡三支 直流电源 若干导线 一个开关
4.3 74193芯片仿真63进制减法器计数
74LS04 七个 74LS30 一个 74LS193 两个 计数器 两个 脉冲触发器 直流电源
5仿真结果分析
5.1三位二进制同步减法计数器的电路原理图及结果
图 5.1.1三位二进制同步减法计数器电路
图5.1.2 111仿真结果
图5.1.3 110仿真结果
图5.1.4 101仿真结果
图5.1.5 100仿真结果
图5.1.6 011仿真结果
图5.1.7 010仿真结果
由上面的结果可以知道两个无效态100 ，000没有出现。 5.2串行序列信号检测器电路原理图及结果
图 5.2.1串行序列信号检测器连线图
图5.2.1 X=1 仿真结果
（1）
（2）
（3）
图4.2.2 （1）（2）（3）X=0仿真结果
5.3 74193芯片仿真63进制减法计数器的电路原理图及结果（—）74193芯片仿真63进制减法器
图4.3.1 74193芯片仿真63进制减法计数器电路图
图4.3.2 仿真结果之一电路图
6设计总结和体会
1.设计总结
经过实验可知，满足时序图的变化，且可以进行自启动。实验过程中很顺利，没有出现问题。
2.心得体会
本次课程设计从确定题目到完成报告通过自己动手操作Multisim软件，使我对此软件有了透彻的了解，能够熟练的操作和使用此软件进行仿真，画电路图等功能。并且通过这次课程设计，加强了我们动手、思考和解决问题的能力。在设计的过程遇到了不少的问题，但是最终都被自己解决了。这种经历将是我终生受益。
7参考文献
[1] 余孟尝《数字电子技术基础简明教程》高等教育出版社2007年12月
[2] 吴翔，苏建峰《Multisim10&Ultiboard原理图仿真与PCB设计》电子工业出版社
[3] 黄培根奚慧平主编浙江大学出版社 2005年2月第一版《Multisim 7&电子技术实验》
[4] 杨志忠主编机械工业出版社 2008年7月第一版《电子技术课程设计》
EDA技术实践课程设计 2014年 7月 25日
EDA技术实践课程设计任务书 课程 EDA技术实践课程设计 题目六十进制计数器 专业学号 主要容： 利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。主要要求如下：（1）每隔1个周期脉冲，计数器增1； （2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数； （3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。 主要参考资料： [1] 朱正伟.EDA技术及应用[M].第2版.：清华大学，2013. [2] 国洪.EDA技术与实验[M].：机械工业，2009. [3] 忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].：电子工业，2010. [4] 颂华.数字电子技术基础[M].第2版.：电子科技大学，2009. [5] 阎石.数字电子技术基础[M].第5版.：高等教育，2006. [6] 康华光.电子技术基础：数字部分[M].：高等教育，2000. 完成期限 2014.7.21——2014.7.25 指导教师 专业负责人 2014年 7 月18日
目录 1 设计 (1) 2 方案选择与电路原理图的设计 (1) 2.1 单元电路一：十进制计数器电路（个位） (2) 2.2 单元电路二：十进制计数器（十位） (3) 2.3 单元电路三：置数与进位电路 (3) 3 元件选取与电路图的绘制 (4) 3.1 元件选取 (4) 3.2 电路图的绘制 (4) 4 编译设计文件 (5) 5 仿真设计文件 (6) 6 总结 (10) 参考文献 (11)
目录 1 课程设计的目的与作用 (1) 1.1课程设计目的 (1) 2 所用multisim软件环境介绍 (1) 2.1 Multisim软件环境介绍 (1) 2.2 Multisim软件界面介绍 (2) 3设计任务 (3) 3.1设计的总体框图 (3) 3.1.1三位二进制减法计数器的总体框图 (3) 3.1.2 串行序列信号检测器的总体框图 (4) 3.1.3 74193芯片仿真63进制减法计数器原理 (4) 3.2设计过程 (4) 3.2.1 三位二进制同步减法计数器 (4) 3.2.2串行序列信号检测器 (6) 3.2.3 74193芯片仿真63进制减法计数器 (7) 4实验仪器 (7) 4.1三位二进制减法器 (7) 4.2串行序列检测器 (7) 4.3 74193芯片仿真63进制减法器计数 (7) 5仿真结果分析 (8) 5.1三位二进制同步减法计数器的电路原理图及结果 (8) 5.2串行序列信号检测器电路原理图及结果 (11) 5.3 74193芯片仿真63进制减法计数器的电路原理图及结果 (13) 6设计总结和体会 (14) 7参考文献 (15)
1 课程设计的目的与作用 1.1课程设计目的 1.通过Multisim的仿真设计，掌握Multisim软件的基本使用方法； 2.学会在multisim环境下建立电路模型，能进行正确的仿真； 3.通过Multisim的仿真，熟练掌握三位二进制同步加法计数器和串行序列检测器电 路，10000串行序列检测器电路设计； 4.学会分析仿真结果的正确性，与理论计算值进行比较； 5.通过课程设计，加强动手，动脑的能力。 2 所用multisim软件环境介绍 2.1 Multisim软件环境介绍 Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础 的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了 电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的 仿真分析能力。 Multisim 10 启动画面图 工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。 NI Multisim软件结合了直观的捕捉和功能强大的仿真，能够快速、轻松、高效地对电路进行设计和验证。凭借NI Multisim，您可以立即创建具有完整组件库的电路图，并利用工业标准SPICE模拟器模仿电路行为。借助专业的高级SPICE分析和虚拟仪器，您能在设计流程中提早对电路设计进行的迅速验证，从而缩短建模循环。与NI LabVIEW和SignalExpress软件的集成，完善了具有强大技术的设计流程，从而能够比较具有模拟数据的实现建模测量。 突出优点
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)
◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述
1 三位二进制同步减法计数器的设计(000、010) 1.1 课程设计的目的 1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计 2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能 3、学会使用实验箱、使用软件画图 4、了解计数器的工作原理 1.2 设计的总体框图 1.3 设计过程 1逻辑抽象分析 CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。当向高位借来1时应当为8，减一后为7。状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。 2状态图 状态000、010为无效状态，据分析状态图为： /0 /0 /0 /0 /0 001011100101110111 /1
3 选择触发器，求时钟方程、输出方程和状态方程 ● 选择触发器 由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。选用3个 下降沿触发的JK 触发器。 ● 求时钟方程 因为是同步，故012CP CP CP CP === ● 求输出方程 1.3.1 输出C 的卡诺图 根据输出C 的卡诺图可得输出方程为 C=Q 2n Q 1n ● 求状态方程 计数器的次态的卡诺图为
1.3.2 次态210n n n Q Q Q 的卡诺图 各个触发器的次态卡诺图如下： 1.3.3 2n Q 次态卡诺图 1.3.4 1n Q 的次态卡诺图
1.3.5 0n Q 的次态卡诺图 根据次态卡诺图可得次态方程为： Q 2n+1=Q 1n Q 0n +Q 2n Q 1n Q 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n 4 求驱动方程 Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n 驱动方程是： J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2 J 2 = Q 1n K 2=Q 0n Q 1n 5 检查是否能自启动 将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下：
成绩评定表
课程设计任务书
摘要 Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。 在QuartusII8.1软件中，建立名为wq的工程，用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制减法计数器（缺1001,1010）的驱动方程。在Multisim软件里画出了四位二进制减法计数器的逻辑电路图。分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图，证明四位二进制减法计数器设计成功。 关键字：VHDL语言；四位二进制减计数器；QUARTUSⅡ；Multisim
目录 1.课程设计目的 (1) 2.设计框图 (1) 3.实现过程 (2) 3.1Q UARTUSⅡ实现过程 (2) 3.1.1建立工程 (2) 3.1.2VHDL源程序 (4) 3.1.3波形仿真 (5) 3.1.4引脚锁定与下载 (7) 3.1.5仿真结果分析 (9) 3.2MULTISIM实现过程 (9) 3.2.1求驱动方程 (9) 3.2.2画逻辑电路图 (11) 3.2.3逻辑分析仪的仿真 (12) 3.2.4结果分析 (13) 4.总结 (14) 5.参考文献 (15)
物理与机电工程学院（2015——2016 学年第一学期） 《计算机辅助电路设计》 综合设计报告 可编程计数器 专业：电子信息科学与技术学号：2014216041 姓名：张腾 指导教师：周佐
项目十七可编程计数器 一、设计目的及任务 1.1设计目的 掌握74LS90的功能原理；利用74LS90完成简单计数器电路设计。 每隔1s，计数器增1；能以数字形式显示时间。熟练掌握计数器的各个部分的结构。计数器间的级联。不同芯片也可实现六十进制。 1.2设计任务 利用两片74Ls90构成六十进制（0~59）计数器，并用Altium Designer 进行仿真。 二、原理及过程 2.1系统原理图 2.2原理分析 认识芯片： 74LS90计数器是一种中规模二-五-十进制异步计数器，管脚图如图所示。 R01、R02是计数器置0端，同时为1有效；R91和R92为置9端，同时为1时有效；若用A输入，QA输出，为二进制计数器；如B为输入，QB-QD可输出五进制计数器；将QA与B相连，A做为输入端，QA-QD输出十进制计数器；若QD与A输入端相连，B为输入端，电路为二-五混合进制计数器。
74LS90的功能表： 2.3理论分析 当接通电源，电路开始工作时，显示器显示从0开始依次递增到59，然后重新回到0再开始依次递增到59，如此反复，直到关掉电源。
三、系统仿真 3.1仿真原理图 3.2仿真结果图 3.3仿真步骤 1.按可编程计数器的原理图在Multisim中连接电路。 2.打开开关，开始仿真. 3.4仿真结果及分析 显示器可显示:00、01、02、03、04、05、06、07、08、09、1-、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49、50、51、52、53、54、55、56、57、58、59。
1．含有异步清零和计数使能的16位二进制加减可控计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END cnt16; ARCHITECTURE bhv OF cnt16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(EN,RST,UPD) BEGIN IF RST='1' THEN QQ<=(OTHERS=>'0'); --有复位信号清零 ELSIF EN='1' THEN --EN位高电平开始计数IF CLK'EVENT AND CLK='1' THEN IF UPD='1' THEN --当UDP为1加计数 QQ<=QQ+1; ELSE --当UDP不为1减计数 IF QQ > "0" THEN --当减到0时 QQ<=QQ-1; --给QQ全1 ELSE QQ<=(OTHERS=>'1'); END IF; END IF; END IF; END IF; END PROCESS; OUT1<=QQ; END bhv; 图1-1 16位二进制加减可控计数器的RTL图 图1-2 16位二进制加减可控计数器的波形仿真图
2.1 计数器和译码器合起来的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4_YM IS PORT(CLK,RST,ENA:IN STD_LOGIC; COUT:OUT STD_LOGIC; LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END CNT4_YM; ARCHITECTURE BEHV OF CNT4_YM IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,RST,ENA) BEGIN IF RST='1' THEN CQI<=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI<=CQI+1; ELSE CQI<=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI=9 THEN COUT<='1'; ELSE COUT<='0'; END IF; END PROCESS; PROCESS(CQI) BEGIN CASE CQI IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; END PROCESS; END BEHV; 2.2 计数器和译码器分开的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSYM IS PORT(CLK,RST,ENA:IN STD_LOGIC; COUT:OUT STD_LOGIC; OUTY:OUTSTD_LOGIC_VECTOR(3 DOWNTO 0)); END JSYM; ARCHITECTURE BEHV OF JSYM IS BEGIN PROCESS(CLK,RST,ENA) V ARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST='1' THEN CQI:=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI:=CQI+1; ELSE CQI:=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI=9 THEN COUT<='1'; ELSE COUT<='0'; END IF; OUTY<=CQI; END PROCESS; END BEHV; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DECL7S IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END DECL7S; ARCHITECTURE BEHV OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0100"=>LED7S<="1101101"; WHEN"0101"=>LED7S<="1111101"; WHEN"0110"=>LED7S<="0000111"; WHEN"0111"=>LED7S<="1111111"; WHEN"1000"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; END PROCESS; END;
100进制计数器设计报告
一、设计要求 1）设计的电路可以实现预置数，实现0~9的预置，并在七段字符显示电路上显示相应的0~9。 2）同时可完成100进制的计数，并从任意100以内数开始，要求计数器为同步计数，数码管以十进制的方式显示。 3）该电路的脉冲采用555定时器来实现，要求其频率f=1HZ 。 根据555定时器产生多谐波振荡器的频率f= 1.44()2A B C R R + =1HZ 10C F μ= 1442A B K R R ∴+=Ω 50,50A B K K R R =Ω=Ω取可调的电阻 三 、元件清单 2个74LS48, 1个74LS04反相器 2个74LS160, 1个74LS147, 1个555定时器，， 9个按键开关，2个自锁开关， 2个七段数码显示电路（共阴极） 2个10μF 的电容，导线若干电阻1K Ω的13个，1个50K Ω的电阻，1个50K Ω的可调电阻，
四、安装调试过程中遇到的问题与解决方法 在首次完成电路的焊接后，接上电源，经调试，发现七段数码管显示有误，重新查找资料发现七段数码管管脚连接有误，重新修改好再试，成功实现了数码显示。此外，后期调试发现，4与5在置数时，显示不正常，检查电路发现在74ls147的1、2管脚存在短路现象，经修改后重新接上电路，再次调试，发现该电路所需功能均已实现。 五、心得体会 通过本次实验，进一步加深了对74LS48，74LS04，74LS160，74LS147的逻辑功能的理解，并且对555定时电路的原理以及应用有了更为深刻的认识。在动手焊接电路时，无形中加深了自己的动手能力，在调试过程中培养了自我总结，发现问题解决问题的能力。
《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日
目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)
1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。
《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";
if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：
一、实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程 二、实验原理 1．先分别设计一个六进制和十进制的计数器，并生成符号文件2．利用生成的底层元件符号，设计六十进制计数器顶层文件 三、实验步骤 （略） 四、实验结果
六进制计数器源程序cnt6.vhd： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END CNT6; ARCHITECTURE ONE OF CNT6 IS SIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGIN PROCESS(CLK, CLRN, ENA, LDN) BEGIN IF CLRN='0' THEN CI<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN CI<=D; ELSIF ENA='1' THEN IF CI<5 THEN CI<=CI+1; ELSE CI<="0000"; END IF; END IF; END IF; Q<=CI; END PROCESS; COUT<= NOT(CI(0) AND CI(2)); END ONE;
数字式100进制加减计数电路的工作原理及制作 工作原理 1、振荡与分频：晶振X1与集成电路ICl（4060）内部的非门电路共同产生32768Hz的方波信号，经IC1进行214分频后由IC1的13脚输出频率为2Hz的方波信号，再经IC2（集成触发器74LS73）分频一次，输出1Hz的方波信号作为计数器的计数脉冲，送入到个位计数器IC4进行计数。 振荡电路中的R1为反馈电阻；其数值较大（10MΩ）有利于提高振荡频率的稳定性。电容C1、C2与晶体构成一个谐振型网络，实现对振荡频率的控制，同时提供180度相移，从而和IC1内部的非门构成一个正反馈网络满足振荡条件，使振荡电路正常电工作。 2、计数：计数电路由二块74LS190（IC4、IC5）构成个位和十位的计数。 IC4的13脚为进位输出端/借位输出端）与IC5的14脚（计数脉冲输入端）相连，完成个位向十位进位或借位的功能。 3、译码与显示：该部分电路由两块74LS48（IC6、IC7）和两个数码管组成，IC6对个位计数电路输出的8421BCD码进行译码驱动，数码管显示，IC7对十位计数电路输出8421BCD码进行译码驱动，数码管显示。 4、控制电路：主要由三个按钮SB1、SB2、SB3和一块双JK触发器74LS73构成。 ①加法计数控制：接通电源的瞬间，由于电容C4两端的电压不能突变而为0，故IC3A、IC3B的CLR=O，故两触发器清零，即1Q=2Q=O，1Q=2Q=1，2Q=0送到IC2的CLR端，使其清零，此时IC2无计数脉冲输出到计数器74LS190，又因IC3B的Q（的反）=1，该信号送到74LS190的使能控制端（CTEN），则计数器工作在保持状态，故开机后，数码显示不变。再按一次SB2，IC4、IC5的LOAD变为低水平，使IC4、IC5处于并行输入状态，同时因A=D=U/D=0，B=C=0，故IC4、IC5的QA=QB=QC=QD=0，故显示为00（置0），再按一次SB3（启动）使IC3B获得一个下降脉冲，则IC3B输出从O翻转为1，使IC2输出计数脉冲，送至IC4，同时因IC3B的Q（的反）转为0，则IC4、IC5的CTEN=0，此时虽然C4充电后变为高电平，但IC3A无下降脉冲触、发，故其Q保持为0，则U/D=0，
《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then
qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';
实验一十进制计数器的设计与仿真 一、实验目的 熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。 二、实验原理 该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。 （1）第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。 （2）第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。 （3）第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。 （4）不完整的条件语句与语句Q1<=Q1+1构成了加1加法器和4位寄存器。 （5）语句（Q1<9）构成了小于比较器，比较器的输出信号控制左侧多路选择器。 （6）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。 三、实验设备与软件平台 实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA 软件平台：Quartus II (32-Bit)、5E+系统 四、实验内容 编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST 起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD 是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数
据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。 五、实验步骤 设计程序： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK; input EN; input RST; input LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 <= 0; else if (EN) begin if (!LOAD) Q1 <= DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; Endmodule
异步二进制计数器 【教学目标】 1、知识目标： （1）理解异步二进制计数器的功能； （2）掌握异步二进制计数器的电路结构； （3）理解异步二进制计数器的工作原理。 2、能力目标： （1）提高实践动手能力； （2）提高思考问题、分析问题的能力。 3、情感目标：激发学习兴趣。 【教学重难点】 重点： （1）异步二进制计数器的功能； （2）异步二进制计数器的电路结构； 难点： （1）仪器使用、实践技能； （2）异步二进制计数器的工作原理。 【授课方式】 理实一体化 【教学过程】 【复习引入】 这节课我们来学习一种常见的时序逻辑电路，叫做计数器。计数器是怎样构成的，它能实现什么功能呢？今天我们通过做一个实验，让大家从实验中来发现和总结计数器的功能和工作原理。 做实验之前，我们首先来复习一下JK边沿触发器及其逻辑功能：
1、观察图中符号，CP 脉冲的有效触发边沿是它的什么边沿？ （下降沿） 2、置0端和置1端是什么电平或脉冲有效？ （低电平） 触发器正常工作时，置0端和置1端应给予高电平还是低电平？ （高电平） 3、TTL 数字集成电路输入端悬空可视为输入什么？ （高电平） 4、JK 触发器的逻辑功能？填入上表。特别注意当JK 输入都为1时，触发器实现的是什么功能？ 【新课】 一、实践准备： （一）实验器材： 异步二进制计数器实验电路板一块、EE1640C 函数信号发生器/计数器一台、YJ56-1双路稳压电源一台、万用表一架、导线、电烙铁及焊锡。 （二）认识电路板： 1、双JK 触发器集成电路74LS112的管脚排列： 2、请同学们对照管脚排列图理解元件接线图： J K Qn 功能 0 0 Qn 保持 1 1 n Q 翻转 0 1 0 置0 1 1 置1
实验课程：EDA 实验 实验地点：第五实验室 实验时间：2012/11/12 班级：通信103班 学号： 102193 姓名：杨险峰 100进制计数器 一、实验目的： 1、设计一个100进制计数器； 2、掌握ISE 软件的综合与设计实现流程； 3、掌握采用ISE 软件进行FPGA 开发的过程以及试验箱的使用方法； 4、了解对设计电路进行功耗分析的方法； 5、了解ISE 软件设计报告中电路资源利用率情况分析； 6、掌握使用VHDL 创建测试文件的方法。 二、实验步骤： 1、启动ISE 集成开发环境，新建一个工程； 2、为工程添加设计源文件； 3、对源文件进行语法检查，并改正错误之处； 4、对设计进行时序仿真，分析设计的正确性； 5、锁定引脚，完成设计实现过程，并在试验箱上连线，利用iMPACT 进行程序下载； 6、在试验箱上验证计数器的功能，观察并记录实验结果； 7、打开report 文件查看资源利用率的情况； 三、实验原理： 输入时钟信号，输出接七段数码管的段码，数码管原理图如下： 四、实验代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity counter100 is port(clk1,clk2:in std_logic; y:out std_logic_vector(6 downto 0); Y0 Y1 Y2 Y3 Y4 Y5 Y6 EN clr en clk Vcc
swgw:out std_logic_vector(1 downto 0)); end counter100; architecture Behavioral of counter100 is signal xy:std_logic_vector(1 downto 0); signal gw:std_logic_vector(3 downto 0) :="0000"; signal sw:std_logic_vector(3 downto 0); signal w:std_logic_vector(3 downto 0); signal led:std_logic_vector(6 downto 0); begin swgw<=xy; y<=led; process(clk1) begin if(clk1='1') then xy<="01"; else xy<="10"; end if; end process; process(clk2) begin if(clk2' event and clk2='1') then if(gw="1001") then gw<="0000"; else gw<=gw+'1'; end if; end if; end process; process(clk2) begin if(clk2' event and clk2='1') then if(gw="1001") then if(sw="1001") then sw<="0000"; else sw<=sw+'1'; end if; end if; end if;