ASIC的版图设计实现方法
对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。
§1 全定制设计方法(Full-Custom Design Approach)
全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。
这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改:对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径... 。这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。
目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。
模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。
简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。
图1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路)
需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。即使对于每个人负责的子模块电路, 也要充分利用电路的规则性和重复性进行设计。比如寄存器可由一排D触发器构成, 只要精心设计好一只D触发器的版图, 就可以利用计算机图形软件中的复制功能, 拉出一排D触发器也就是一个寄存器的版图了。当然,每个D触发器还要考虑彼此之间版图的偶合度问题。
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全定制设计的方法, 要求CAD系统提供完整的检查和验证功能。因为设计人员不可避免地会造成版图上的某些错误,需要通过自动的CAD工具加以发现并纠正。这些工具包括设计规则检查(DRC)、电连接性检查( ERC )、版图与电路图一致性检查( LVS ) 等等。
图1一个由全定制方法设计的模拟集成电路的版图(7640电路)
§2 半定制设计方法(Semi-Custom Design Approach)
数字电路主要是由晶体管和连接线两大部分组成(模拟部分仍然用全定制，类似于数模混合？)。晶体管除了数量多少有差别外,其基本构造都是相同的。不同的电路实际上是应该说是由晶体管的不同连接方式产生的。设想这样的情况: 假如先将一定数量的晶体管制作好, 按一定的规则排成阵列, 形成可称之为“母片”或“基片”的半成品,然后用不同的连线方式来形成不同的具体电路。由于半成品母片是事先作好并批量生产的,因此,这样的方法一定能大大加快专用电路的设计速度,降低设计成本。
半定制的设计方法与名称正是由此而来。
半定制主要有门阵列(Gate Array)和门海(Sea of Gate)两种形式。
§2-1门阵列
数字电路的基本逻辑单元与其说是晶体管不如说是逻辑门。因此, 若先将单个的晶体管排成一定的逻辑门形式, 再将这些逻辑门排成一定的阵列, 阵列中留有规则的布线通道负责门与门之间的连接, 如图8-2所示,这就构成了所谓的“门阵列母片”形式。当然, 母片四周还要有I/O压焊块负责将来芯片内部与外部的通信。
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图2 门阵列母片结构
作为门阵列母片基本单元的那些大小、形状完全相同的门单元(CELL), 其实还远远不
是真正的逻辑门, 它们只是一组组靠得比较近的晶体管而已。因为基本单元内部构成真正逻辑门的连接关系(可称之为“内连线”)还并不存在, 它们在工艺上将与那些在布线通道内负责门与门之间连接的“外连线”一道制作完成。
为了方便设计者, 实际的门阵列CAD系统不但提供各种规格的门阵列母片,还将各种具有相应配套工艺参数的逻辑门的内连线也保存起来, 形成“宏单元库”。比如对应于2 m 工艺的某种门阵列母片的宏单元库, 内部有“与门”、“或门”、“非门”、“与非门”、“或非门”、“异或门”、“传输门”、“三态门”等等逻辑门的连接关系版图。作为用户或设计者, 只须设计并输入电路图, 选择相应的工艺并确定合适的母片, CAD系统就会根据布局需要到宏单元库中调用相应的逻辑门(内连线版图)布置到相应的CELL上,形成一个个完整的逻辑门, 最后按某种布线算法完成整个电路门与门之间外连线的连接工作, 经过验证等, 版图设计工作即告完成。各种逻辑门逻辑功能不同, 需要的晶体管数也是不一样的, 如“非门”需要两个管子, 而两输入“与门”需要六个管子, 两输入“与非门”需
111 要四个管子,…这就有了不同的门阵列母片单元形式和不同大小的宏单元。
常用的CMOS 门阵列母片单元形式分为四管单元和六管单元两种。四管单元的母片是针对两输入“与非门”、“或非门”而优化设计的。对于三输入“与非门”和两输入“与门”、“或门”, 由于需要六只管子故只能采用两个单元来加以实现。这样, 两个单元的八只管子中就有两只管子的面积是被浪费掉的。采用六管单元的母片可以支持上述三输入端的“与非门”, 但对于倒相器、两输入端的“与非门”等同样会产生无用晶体管。
图3 CMOS 门阵列四管单元母片的单元版图
图3是一个CMOS 门阵列四管单元母片的单元版图。图中两对CMOS 管,一对栅极相连, 一对栅极断开。利用这一特点可方便地实现“三态门”等的内部连接, 见图8-4。该“三态门”对应的电路可参见图3 - 5。 E
E
A V DD
F P 阱 GND 图4 “三态门”的宏单元版图
读者不妨在图3所示的四管单元母片的单元版图上, 自行练习各种“与非门”、“或非门”、“传输门”、“非门”之类基本逻辑门的宏单元版图绘制。
用CMOS 双金属层布线门阵列的方法实现专用集成电路, 一般需要12块掩膜板, 其中8块用来完成通用的半成品“母片”, 另4块用来实现用户的专用连线。这些掩膜板是:
1、P 阱 (或N 阱)
2、有源区 (制作MOS 晶体管的区域)
3、N-场注入 ( 调整P 型MOS 管场区的杂质浓度,减小寄生效应 )
4、P-场注入 ( 调整N 型MOS 管场区的杂质浓度,减小寄生效应 )
5、多晶硅栅 ( MOS 管的栅极或称门极 )
6、N+注入 ( 形成N 型MOS 管的源漏区 )
7、P+注入 ( 形成P型MOS管的源漏区 )
8、压焊块 ( 输入、输出引线压焊盘 )
以上8块掩膜板用作通用的母片部分
9、引线孔 ( 金属铝与硅片的接触孔 )
10、一铝 ( 第一层金属连线 )
11、通孔 ( 两层金属铝线之间的接触孔 )
12、二铝 ( 第二层金属连线 )
以上四块掩膜板用作专用的连线部分(包括逻辑门内部的内连线和门与门之间的外连线)。
图8-5是CMOS门阵列母片的横截面图。
图5 CMOS门阵列母片的横截面图
§2-2门海
门海比门阵更具优越性一些。门阵每一布线通道的布线容量是一定的, 比如16根或18根。当所要实现的电路连线多寡不均时, 给自动布线带来了难度: 或者通道很空, 造成浪费;或者通道很挤, 甚至布不下、布不通。为解决这一问题, 门海概念应运而生。
门海也是母片结构,但它的母片中没有布线通道, 全部都由基本单元组成。这些基本单元统一以横行或者竖排为单位, 要么接受宏单元库中的内连线构成基本逻辑门, 要么接受外连线起布线通道的作用。也就是说, 布线可以在基本单元的上面进行。这样,如果某处一条单元的宽度用来布线还有困难的话, 与其相邻的那条单元也可继续用来充当布线通道, 不会出现因通道饱和而溢出的问题。相反,在连线稀疏的地方, 几条单元连着作逻辑门而不作通道, 大大增加了布局布线的灵活性。但这也给布图软件的设计带来了更大的难度。
总之,“母片机制”是半定制门阵列与门海概念与技术的核心, 其优点和缺点都是与生俱来并十分明显的。其优点是使专用集成电路的实现周期缩短(只需最后四步工艺), 生产成本降低(母片由于有通用性可大批量生产); 其缺点也表现在以下两个方面:
1、芯片面积大, 有效利用率低(一般只有70%)。
这由三个方面的原因引起:
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⑴事先做好的母片虽有各种规格, 但不可能刚好满足电路的实际门数需要,一般都要选得略大一些。
⑵由于是规则通道的规则布线, 即使是门海, 布线区的宽度也只能成倍增减。这样, 一部分走线较少的通道区域的面积就会浪费。见图8-6。
⑶宏单元中冗余晶体管的存在。
图6 母片结构中的规则布线
2、I/O管腿的数量选择不够灵活。
对于一定规格的母片, 其芯片四周I/O压焊块的个数往往是一定的, 对于内部单元多而输入/输出管腿少或内部单元少而输入/输出管腿多的专用电路, 就较难选择到合适的母片。
因此, 半定制的ASIC设计方法, 适应于那些对设计周期要求紧, 成本低, 批量又不大的电路设计, 以时间快而抢占市场。
§3 定制设计方法(Custom Design Approach)
从版图的角度来讲,全定制的设计方法芯片面积利用率高, 几乎没有无用区,也就是说没有冗余度, 但布图规则性差, 只能用手工设计, 无法实现机器的自动布局布线。而半定
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制的母片法则刚好相反, 器件规则排列, 特定的通道使自动布线软件易于实现, 但芯片上无用的管芯或区域太多, 芯片面积过大。定制的设计方法应该说在一定程度上吸收或结合了这两者的优点而克服了这两者的缺点,因此很受广大版图设计者的欢迎。
与半定制的“母片法”相对, 定制设计方法也常称为“单元法”,包括标准单元法和通用单元法。
§3-1标准单元法( Standerd Cell Method )
标准单元法有一个商业名称,即多元胞法( Polycell )。它先将电路设计中可能将会遇到的所有基本逻辑单元的版图, 按照最佳设计的原则, 遵照一定的外形尺寸要求, 精心画好并存入单元库中。实际设计ASIC电路时, 只需从单元库中调出所要的元件版图, 再按照一定的拼接规则拼接, 留出规则而宽度可调的布线通道, 即可顺利地完成整个版图的设计工作了。
基本逻辑单元的逻辑功能不同, 其版图面积也不可能是一样大小的。但这些单元版图的设计必须满足一个约束条件, 这就是在某一个方向上它们的尺寸必须是完全一致的, 比如说它们可以宽窄不一, 但它们的高度却必须是完全相等的,这就是所谓的“等高不等宽”原则。这一原则是标准单元设计法得以实施的根本保证。
图7即为一个用标准单元法设计的芯片的布图情况。
图中的每一个单元都是经过精心设计的等高不等宽的库单元, 如“与非门”、“或门”之类。它们根据布图软件的算法和门与门之间的连线关系, 排成图中具有宽窄不一布线通道的版芯形式, 当两排元件之间的连线较少时, 布线通道就窄些, 以减少浪费; 反之就宽些, 以保证100%的布通率。四周的I/O压焊块个数也是根据具体需要而定的。这种结构的最大优点就是整个版芯没有冗余元件, 所有内容(逻辑门、I/O压焊块、布线通道宽度)都是根据具体ASIC电路的实际需要安排上去的。库单元的版图由于宽度不受限制也不会存在门阵列宏单元中经常发生的那种半个冗余单元被浪费的情况。因此标准单元法设计的版芯面积较小。
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与母片机制的半定制设计方法相比,
标准单元法的生产成本较高, 生产周期较
长, 这点与全定制的设计方法相同。因为
标准单元法中库单元的版图是由全套掩膜
版(比如前面介绍的CMOS 工艺中的12块版)
组成的, 而不是象半定制中是由最后4块
版组成的。流片时全部工序必须从头走到
尾, 与全定制的情况相同。因此也适用于具有一定批量的ASIC 产品。 图7标准单元法的版图布置 标准单元法中一个很重要的工作是建
库,繁复的建库工作需要大量人力和时间
的投入。每一种逻辑功能固然需要有相应的库单元与之对应, 但同一种逻辑也会因为对负载驱动能力的不同而有着不同的型号和不同的版图设计。除此之外,单元库中的每个单元都还必须具有三种描述形式:
⑴ 单元的逻辑符号(以L 表征)
⑵ 单元的拓扑版图(以O 表征)
⑶ 单元的掩膜版图(以A 表征)
图8以逻辑“非门”(倒相器)为例,分别给出了其逻辑符号、拓扑版图和掩膜版图。
图8“非门”的逻辑符号、拓扑版图和掩膜版图
单元的逻辑符号用以建立逻辑图, 单元的拓扑版图描述单元掩膜版图的外形尺寸、输入/输出口的位置与宽度(为使单元之间的连线都处于布线通道之内, 单元本身的I/O 口必须处于单元的上下两端), 因此拓扑版图在英文中经常被称之为phantom 或abstract 。注意每种单元的三种描述之间名称要一一对应。
采用标准单元设计集成电路时, 只需调用各单元的拓扑版图即可, 因为拓扑版图的简单外形大大压缩了数据的处理量, 并有助于设计者的直观检查。
在经过了自动布局布线的
处理之后, 再进行一次数据转换, 将所有单元、I/O及压焊块的拓扑版图转换成各自的掩膜形式, 得到最终的掩膜版图。
所有的库单元设计在入库时都必须进行严格的设计规则检查和电连接性检查, 保证其万无一失的正确性和可靠性。
在进行库单元的设计中, 有一些共同的地方需要注意:
⑴单元最上端布以水平走向且贯穿整个单元的铝线, 作为电源线V DD, 单元最下端布以水平走向且贯穿整个单元的铝线, 作为地线V SS, 这样在单元拼接时, 电源线和地线就以可以直接分别相连。
⑵每个输入/输出端(PIN)在单元的上下两个方向都能引入或引出, 以利通道布线。
⑶有时由于对某些单元的性能要求不同, 会要求P型管和N型管具有不同的沟道宽长比, 因而无法采用阱区等高的结构。但考虑单元拼接时的拼接需要,可采取单元边缘处阱区等高的方案(否则单元接缝处将会缺少一条垂直线段)。见图8-9。
⑷标准单元库中还需要有一种特殊单元, 即连线单元。连线单元的拓扑版图与掩膜版图示于图10, 它的高度与其它单元相同。当需要在两个布线通道之间穿过一根连接线时, 就可调用该单元, 将其插入到相应的单元行中, 然后完成上下端口的连接。
图9 单元边缘处阱区等高方案图10 连线单元的拓扑版图和掩膜版图
标准单元设计法除了前面所述的Array无冗余单元、芯片面积小、布线通道间
距可变、能保证百分之百布通率, 以及
I/O数量不受限制等优点之外,还有一
个优点就是可以与全定制的设计方法
相结合, 将一些由全定制设计方法设计
的版图调到相应位置, 然后再在其它的
部分用标准单元法设计, 见图11。扩大
了标准单元法的应用范围,成为目前国
际上（除日本以外）用得最多的VLSI
设计主打方法。
图11 标准单元法与全定制法相结合
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§3-2通用单元法(Building Block Method)
通用单元法也称“积木块”法, 是库单元设计法的又一种形式。与标准单元法不同, 它既不要求每个单元(积木块)等高,也不要求等宽。每个单元都可以根据最合理的情况单独进行版图设计, 因而获得最佳性能。设计好的单元存入库中以备调用。另外, 它也没有统一的通道用来布线。
用这种方法设计整体版图时, 有点像印刷线路板的布局布线, 先将各元件的版图统一调出, 然后边布局边调整,直到最终获得最佳位置为止, 见图8-12。
由于布线通道的不规则性, 加上单元的输入/输出端口上下左右四边都有, 位置也不固定, 因此给计算机自动布局布线软件的编制带来较大困难。应该说, 从全定制、通用单元, 到标准单元、门阵列, 版图的规则化限制越来越强,人工设计介入的因素越来越少,它们都
西安科技大学 高新学院 微电子专业实验报告 专业：微电子 班级：1001 姓名：黄升 学号：1001050120 指导老师：王进军
设计软件：tanner软件 实验目的和要求： 1、掌握L-edit软件的基本设定和集成电路工艺和版图的图层关系。 2、根据性能和指标要求，明确设计要求和规则。 3、电路版图实现过程中电源线的走法。 4、掌握L-edit和S-edit仿真环境，完成异或门的仿真。 5、掌握LVS环境变量。 异或门版图的设计方法： 1、确定工艺规则。 2、绘制异或门版图。 3、加入工作电源进行分析。 4、与LVS比较仿真结果。 实验内容： 完成COMS异或门版图设计，COMS异或门原理如下，要求在S-edit 中画出每一电路元件，并给出输入输出端口及电源线和地线。（一）异或逻辑关系式及真值表：F=A⊕B=A′B+ AB′
（二）原理图： （三）版图：
（四）仿真分析： Main circuit:Module0 .include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u v7 Vdd Gnd 5.0 v8 B Gnd pulse(0.05.00 In In 100n 200n) v9 A Gnd pulse(0.05.00 In In 100n 400n) .tran In 800n .print tran v(A) v(B) v(F) End of main circuit:Module0
《机械设计基础》答案
《机械设计基础》作业答案 第一章平面机构的自由度和速度分析1－1 1－2 1－3 1－4
1－5 自由度为： 1 1 19 21 1 )0 1 9 2( 7 3 ' )' 2( 3 = -- = - - + ? - ? = - - + - =F P P P n F H L 或： 1 1 8 2 6 3 2 3 = - ? - ? = - - = H L P P n F 1－6
自由度为 1 1 )0 1 12 2( 9 3 ' )' 2( 3 = - - + ? - ? = - - + - =F P P P n F H L 或： 1 1 22 24 1 11 2 8 3 2 3 = -- = - ? - ? = - - = H L P P n F 1－10 自由度为： 1 1 28 30 1 )2 2 1 14 2( 10 3 ' )' 2( 3 = -- = - - ? + ? - ? = - - + - =F P P P n F H L 或： 1 2 24 27 2 1 12 2 9 3 2 3 = -- = ? - ? - ? = - - = H L P P n F 1－11
22 424323=-?-?=--=H L P P n F 1－13：求出题1-13图导杆机构的全部瞬心和构件1、3的角速度比。 1334313141P P P P ?=?ωω 1 41314133431==P P P P ωω 1－14：求出题1-14图正切机构的全部瞬心。设s rad /101=ω，求构件3的速度3v 。
实验报告 课程名称：集成电路原理 实验名称：模拟集成电路版图设计与验证小组成员： 实验地点：科技实验大楼606 实验时间：2017年6月19日 2017年6月19日 微电子与固体电子学院
一、实验名称：模拟集成电路版图设计与验证 二、实验学时：4 三、实验原理 1、电路设计与仿真 实验2内容，根据电路的指标和工作条件，然后通过模拟计算，决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。 2、工艺设计 根据电路特点结合所给的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件。 3、版图设计 按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在Candence下的版图编辑器内。并优化版图结构。 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于： 1、根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。 2、学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证。 通过该实验，使学生掌握CMOS模拟IC版图设计的流程，加深对课程知识的感性认识，增强学生的设计与综合分析能力。 五、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。
2、根据实验2所得参数，自主完成版图设计，并掌握布局布线的基本技巧。 3、整理版图生成文件，总结、撰写并提交实验报告。 六、实验仪器设备 （1）工作站或微机终端一台 （2）EDA仿真软件1套 七、实验步骤 1、根据实验指导书掌握Cadence EDA仿真环境的调用。熟悉版图编辑器Layout Editor的使用。了解基本的布局布线方法及元器件的画法。 2、根据实验2所计算验证的两级共源CMOS运放的元器件参数如表1所示，在版图设计器里画出相应的元器件，对V+、V-、V out、V DD、GND的压焊点位置合理化放置，通过金属画线将各个元器件按实验2的电路图合理连接，避免跳线。 表 1运放各器件版图参数
第十四章 机械系统动力学 14-11、在图14-19中，行星轮系各轮齿数为123z z z 、、，其质心与轮心重合，又齿轮1、2对质心12O O 、的转动惯量为12J J 、，系杆H 对的转动惯量为H J ，齿轮2的质量为2m ，现以齿轮1为等效构件，求该轮系的等效转动惯量J ν。 2222 2121221 12323121 13212 1 13222 12311212213121313 ( )()()()1()()()( )()()()o H H H o H J J J J m z z z z z z z z z O O z z z z z z z O O J J J J m z z z z z z z z νννωωω ωωωω ωω ωωωωνω=+++=-= += +=+-=++++++解： 14-12、机器主轴的角速度值1()rad ?从降到时2()rad ?，飞轮放出的功 (m)W N ，求飞轮的转动惯量。 max min 122 2 121 ()2 2F F Wy M d J W J ?ν??ωωωω==-=-? 解： 14-15、机器的一个稳定运动循环与主轴两转相对应，以曲柄和连杆所组成的转动副A 的中心为等效力的作用点，等效阻力变化曲线c A F S ν-如图14-22所示。等效驱动力a F ν为常数，等效构件（曲柄）的平均角速度值25/m rad s ?=， 3 H 1 2 3 2 1 H O 1 O 2
不均匀系数0.02δ=，曲柄长度0.5OA l m =，求装在主轴（曲柄轴）上的飞轮的转动惯量。 (a) W v 与时间关系图 （b ）、能量指示图 a 2 24()2 3015m Wy=25N m 25 6.28250.02 c va OA vc OA OA va F W W F l F l l F N Mva N J kg m νν=∏?∏=∏+==∏= =?解：稳定运动循环过程 14-17、图14-24中各轮齿数为12213z z z z =、，，轮1为主动轮，在轮1上加力矩1M =常数。作用在轮 2 上的阻力距地变化为： 2r 22r 020M M M ??≤≤∏==∏≤≤∏=当时，常数；当时，，两轮对各自中心的转动惯量为12J J 、。轮的平均角速度值为m ω。若不均匀系数为δ，则：（1）画出以轮1为等效构件的等效力矩曲线M ν?-；（2）求出最大盈亏功；（3）求飞轮的转动惯量F J 。 图14-24 习题14-17图 40Nm 15∏ 12.5∏ 22.5∏ 15Nm ∏ 2∏ 2.5∏ 4∏ 25∏ 1 1 z 2 z 2 r M 2 M ∏ 2∏ 2?
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
实验三： 1、反相器直流工作点仿真 1）偏置电压设置：Vin=1V；Vdd=2V； 2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ； 3）PMOS沟道尺寸设置：设置PMOS的叉指数为3，每个叉指的宽度为变量wf；这样Wpmos=3*wf；设置wf=Wnmos；Lpmos= ； 4）直流工作点仿真结果：Ids= ；Vout= ；NMOS工作在工作区域；PMOS 工作在工作区域；该反相器的功耗为； 2、反相器直流工作点扫描设置 1）偏置电压设置：Vin=1V；Vdd=2V； 2）在直流仿真下设置Wnmos= ；Lnmos= ；扫描参数为PMOS的叉指宽度wf，扫描范围为到；扫描步长为；仿真输出wf为横坐标、Vout为纵坐标的波形曲线； 观察wf对Vout的影响； 3）在上述步骤的基础上，记录输出电压Vout=1V时对应的PMOS的叉指宽度wf= ； 3、扫描反相器的直流电压转移特性 1）在上述步骤的基础上，记录Ids= ；该反相器的功耗Pdc= ； 2）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Vout为纵坐标的波形曲线；观察Vin对Vout的转移特性；结合理论分析在转移特性曲线上标出A、B、C、D、E五个工作区域； 3）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Ids为纵坐标的波形曲线；观察Vin对Ids的转移特性；结合理论分析反相器的静态功耗和动态功耗； 4、仿真反相器的瞬态特性 1）为反相器设置负载电容为； 2）设置Vin为Vpluse信号源，高电平为；低电平为；Rise time= ；Fall time= ； 周期为； 3）设置瞬态仿真stop time= ；step= ；maxstep= ； 4）观察仿真结果，该反相器的传输延迟= ；
版图设计实验报告 课程名称：集成电路版图设计 姓名： 学号； 专业；电子科学与技术 教师；老师
目录 （一）实验目的 (3) （二）实验步骤 (4) 1，搭建环境···································································································· 2，运用ic6151··························································································· 3，作图··········································································································· 4，Run DRC·························································································· 5，画原理图··························································································· 6，Run LVS········································································································（三）实验总结·················································································································
2016年3月7日IC版图设计基础课后作业 孙一川2013141223053 我在自己的电脑上安装了虚拟机，从实验室把红帽Linux IC拷回来在寝室完成这一个课堂作业。前面运行Linux创建file等日常步骤就不一一累述。直接进入正题。 首先看了PDF过后，知道最终目的是完成一个nmos，根据PDF上提供尺寸，先要计算出ndiff的长宽，由于是对称结构，所以长度可以计算一边的在乘二就行，一边的长度是contact的长度加上两个它到niff的距离的是 0.6u+0.9u+0.9u=2.4u，总长度便是4.8u。宽度是device width告诉了是 3.6u。先按照这个尺寸画出标尺。Linux系统必须要做完一部就要按esc来清 除掉之前的功能在去进行接下来的操作，所以要先按esc清除掉标尺操作在按rectangle选中diff-drw依照着之前画好的标尺来画出ndiff。如图： 接下来我们要花poly，这不分要用到path，path有自动适应标尺的功 能，一句PDF给出的poly的场是0.6u宽是4.8u。所以先依照着的poly的宽 画出标尺，在按esc后选中poly-drw，按快捷键p，从上往下拉，与之前不同
的是，这次画的是线，双击后会适应你的标尺来生成poly。如图： 接下来是要在ndiff上画出metal，这一部分可以看做将ndiff和poly这个左右对承德结构从中间分开，它离ndiff每条边的距离都是0.5u，所以他是一个长为1.4u宽为2.6u的矩形。所以画好标尺过后这一部分很容易就画出来了。如图：
画金属上的contact与画金属有异曲同工之处，因为contact到金属三条边的距离都是0.4u，contact本身是一个边长为0.6u的正方形。有了上图所示画好的标尺这一部分就非常好画了。最后如图所示：
11-1 解1）由公式可知： 轮齿的工作应力不变，则则，若，该齿轮传动能传递的功率 11-2解由公式 可知，由抗疲劳点蚀允许的最大扭矩有关系： 设提高后的转矩和许用应力分别为、 当转速不变时，转矩和功率可提高 69%。 11-3解软齿面闭式齿轮传动应分别验算其接触强度和弯曲强度。（ 1）许用应力查教材表 11-1小齿轮45钢调质硬度：210～230HBS取220HBS；大齿轮ZG270-500正火硬度：140～170HBS，取155HBS。 查教材图 11-7， 查教材图 11-10 , 查教材表 11-4取， 故： （ 2）验算接触强度，验算公式为：
其中：小齿轮转矩 载荷系数查教材表11-3得齿宽 中心距齿数比 则： 、，能满足接触强度。 （ 3）验算弯曲强度，验算公式： 其中：齿形系数：查教材图 11-9得、 则： 满足弯曲强度。 11-4解开式齿轮传动的主要失效形式是磨损，目前的设计方法是按弯曲强度设计，并将许用应力降低以弥补磨损对齿轮的影响。 （ 1）许用弯曲应力查教材表11-1小齿轮45钢调质硬度：210～230HBS取220HBS；大齿轮 45钢正火硬度：170～210HBS，取190HBS。查教材图11-10得 ,
查教材表 11-4 ，并将许用应用降低30% （ 2）其弯曲强度设计公式： 其中：小齿轮转矩 载荷系数查教材表11-3得取齿宽系数 齿数，取齿数比 齿形系数查教材图 11-9得、 因 故将代入设计公式 因此 取模数中心距 齿宽 11-5解硬齿面闭式齿轮传动的主要失效形式是折断，设计方法是按弯曲强度设计，并验算其齿面接触强度。
福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩
一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：
反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：
实验报告册 课程名称：集成电路版图设计教程姓名： 学号： 院系： 专业： 教师： 2016 年5 月15 日 实验一： OP电路搭建
一、实验目的： 1.搭建实体电路。 2.为画版图提供参考。 3.方便导入网表。 4.熟悉使用cadence。 二、实验原理和内容： 根据所用到的mn管分析各部分的使用方法，简化为几个小模块，其中有两个差分对管。合理运用匹配规则，不同的MOS管可以通过打孔O来实现相互的连接。 三、实验步骤： 1.新建设计库。在file→new→library；在name输入自己的学号；右边选择：attch to……；选择sto2→OK。然后在tools→library manager下就可看到自己建的库。 2.新建CellView。在file→new→CellView；cell栏输入OP，type →选择layout。 3.加器件。进入自己建好的电路图，选择快捷键I进行调用器件。MOS 管，在browse下查找sto2，然后调用出自己需要的器件。
4.连线。注意：若线的终点没有别的电极或者连线，则要双击左键才能终止画线。一个节点只能引出3根线。无论线的起点或是终点，光标都应进入红色电极接电。 5.加电源，和地符号。电源Vdd和地Vss的符号在analoglib库中选择和调用，然后再进行连线。 （可以通过Q键来编辑器件属性，把实验规定的MOS管的width和length数据输入，这样就可以在电路图的器件符号中显示出来） 6.检查和保存。命令是check and save。（检查主要针对电路的连接关系：连线或管脚浮空，总线与单线连接错误等）如果有错和警告，在‘schematic check’中会显示出错的原因，可以点击查看纠正。（画完后查看完整电路按快捷键F，连线一定要尽量节约空间，简化电路） 四、实验数据和结果： 导出电路网表的方法：新建文件OP，file→Export→OP（library browser 选NAND2），NAND.cdl，Analog √
电子科技大学成都学院实验报告册 课程名称：集成电路版图设计 姓名： 学号： 院系： 专业： 教师： 年月日
实验一：LDO的版图设计 一、实验目的： 1、掌握并熟练使用Cadence软件。 2、学会将版图划分模块并掌握每个模块的功能。 3、掌握版图设计过程中的匹配原则与注意事项。 4、掌握常见dummy器件及其应遵守的规则。 5、掌握布局布线的规则。 6、掌握并熟练运用DRC和LVS验证方法及解决错误的方法。 二、实验原理和内容： 版图设计本质是将搭建好的电路图更深层的展现，在版图设计里，将是用原理图更直观的展现电路图中的各个元器件的连接，匹配、以及布局等。将版图分成小模块来分别实现会让版图的布局更清晰，让其他人更能直观的了解版图的各个模块的关联，能够减少相应的工作量。 利用Cadence软件的功能搭建电路图，进行DRC检查能够检查并指出我们的版图中存在的连线间隔和连接是否正确；LVS能检查出设计规格错误和版图与原理图是否一致的错误，能够保证我们设计的版图能够真正的实现我们所需要的电路图的功能。 三、实验步骤： 1、打开temilen，进入CSMC所在文件夹路径，输入virtuoso &，回车，打开cadence软件（如图1-1所示）。 （图1-1）打开cadence软件 2、进入Cadence软件创建库文件：。点击File菜单，出现下拉菜单，选命令File->New->Library...（如图1-2所示）。
（图1-2）创建库 3、在新建的库中添加Cell文件（如图1-3所示）。 （图1-3）添加Cell 4、进入新建的Cell文件中，添加元器件并修改器件参数，调入Cell中（如图1-4所示）。 （图1-4）添加元器件 5、针对电路图先进行模块化，先画电流镜。 (1).由图1-5-1（a）的电路图知道，这是规格为W=10U,L=8U,M=（1，1）的PMOS 电流镜并且他们的S极与背栅相连，1个PMOS的G极与D极连接画出其版图如图1-5-1（b）所示，由于是PMOS所以最后应在GT层画阱。
第一章：绪论 1.1 简介 1.1.1 集成电路 集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。通过集成电路版图设计，将立体的电路系统转变为二维平面图形。利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。 以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。 器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。其他尺寸由生产工艺条件决定，不能随意设定。 在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。另外，衬底在版图设计过程中默认存在，不必画出。而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。 1.1.2 版图设计基本知识 版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。 设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。 1.2 软件介绍 Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB板设计。Cadence在仿真、电路图设计、自动布局布线、
第13章机械传动设计 13.1 简述机械传动装置的功用。 答： (1) 把原动机输出的速度降低或增速。 （2) 实现变速传动。 （3）把原动机输出转矩变为工作机所需的转矩或力。 （4）把原动机输出的等速旋转运动，转变为工作机的转速或其它类型的运动。（5）实现由一个或多个原动机驱动若干个相同或不同速度的工作机。 13.2 选择传动类型时应考虑哪些主要因素？ 答：根据各种运动方案，选择常用传动机构时，应考虑以下几个主要因素：（1）实现运动形式的变换。 （2）实现运动转速（或速度）的变化。 （3）实现运动的合成与分解。 （4）获得较大的机械效益。 13.3 常用机械传动装置有哪些主要性能？ 答：（1）功率和转矩；（2）圆周速度和转速；（3）传动比；（4）功率损耗和传动效率；（5）外廓尺寸和重量。 13.4 机械传动的总体布置方案包括哪些内容？ 答：总体布置方案包括合理地确定传动类型；多级传动中各种类型传动顺序的合理安排及各级传动比的分配。 13.5 简述机械传动装置设计的主要内容和一般步骤。 答：（1）确定传动装置的总传动比。 （2）选择机械传动类型和拟定总体布置方案。 （3）分配总传动比。 （4）计算机械传动装置的性能参数。性能参数的计算，主要包括动力计算和效率计算等。 （5）确定传动装置的主要几何尺寸。 （6）绘制传动系统图。 （7）绘制装置的装配图。 第14章轴和轴毂连接 14.1 轴按功用与所受载荷的不同分为哪三种？常见的轴大多属于哪一种？答：轴按功用与所受载荷不同可分为心轴、传动轴和转轴三类。常见的轴大多数属于转轴。 14.2 轴的结构设计应从哪几个方面考虑？ 答：轴的结构设计应从以下几方面考虑：（1）轴的毛坯种类；（2）轴上作用力的大小及其分布情况；(3)轴上零件的位置、配合性质以及连接固定的方法；
实验报告 课程名称集成电路版图设计教名 号 系 业 师 1201
实验一O电路搭 一、实验目的： 1.搭建实体电路。 2.为画版图提供参考。 3.方便导入网表。 4.熟悉使用cadence。 二、实验原理和内容： 根据所用到的mn管分析各部分的使用方法，简化为几个小模块， 其中有两个差分对管。合理运用匹配规则，不同的MOS管可以通过打 孔O来实现相互的连接。
三、实验步骤： 1.新建设计库。在file→new→library；在name输入自己的学号； 右边选择：attch to……；选择sto2→OK。然后在tools→library manager下就可看到自己建的库。 2.新建CellView。在file→new→CellView；cell栏输入OP，type → 选择layout。 3.加器件。进入自己建好的电路图，选择快捷键I进行调用器件。MOS 管，在browse下查找sto2，然后调用出自己需要的器件。 4.连线。注意：若线的终点没有别的电极或者连线，则要双击左键
能终止画线。一个节点只能引出3根线。无论线的起点或是终点，光 标都应进入红色电极接电。 5.加电源，和地符号。电源Vdd和地Vss的符号在analoglib库中选 择和调用，然后再进行连线。 （可以通过Q键来编辑器件属性，把实验规定的MOS管的width 和 length数据输入，这样就可以在电路图的器件符号中显示出来） 6.检查和保存。命令是check and save。（检查主要针对电路的连接 关系：连线或管脚浮空，总线与单线连接错误等）如果有错和警告， 在‘schematic check'中会显示出错的原因，可以点击查看纠正。
Cadence IC设计实验 实验三、 Virtuoso Layout Editor 实验目的：使用EDA工具进行版图设计。 运行Cadence版图设计软件： cp /eva01/cdsmgr/training_IC_data/VLE_5_0.tar . （提醒：最后是空格和小点） tar-vxf VLE_5_0.tar cd Layout vi .cdsinit 删掉下列2条指令前面的分号“；”使得你可以使用快捷键： ；load(prependInstallPath(“samples/local/schBindKeys.il”)) ；load(“leBindKeys.il”) 注意：vi的删除命令方式——先按ESC键切换到vi的命令模式下，然后将光标移到需要删除的字符下，按x键即可删除该字符。同样在命令模式下，输入:wq三个字符为保存退出，输入:q!三个字符则为不保存退出。 layoutPlus & （注意字母的大小写！或icfb &） 实验内容与步骤 边学边做：画INV版图 一、根据设计规则画nmos版图： [1]、在CIW窗口中，选择File->Open, （若无nmos Cell，则建立New） Library Name design Cell Name nmos View Name layout OK。 [2]、画poly：在LSW窗口中选择poly drawin g层作为当前层 (LSW上方有一栏提示，画任何层之前必须将该层设为当前层。当前层必须可见。 LSW提示：A V：全可见，NV：全不可见；AS：全可选，NS：全不可选。 对于某一层，鼠标中键：可见/不可见，鼠标右键：可选/不可选） [3]、点击Create->Path命令；（本实验使你掌握菜单命令，实际上你可以使用图标工具和快捷键完成很多操作） [4]、单击左键选择一个起点。（此时窗口上方中间的DX, DY坐标变成0，0）
实验一 MOS 管版图设计 一、实验目的 1、了解版图设计基本流程 2、熟悉版图设计工具Virtuso 的使用方法 3、根据要求画出NMOS 和PMOS 版图。 二、实验内容 1、回顾版图设计基本原理，如版图设计规则、工艺文件等。 2、熟悉版图设计工具Virtuso 的使用方法 3、用Virtuso 画NMOS 和PMOS 版图。其中PMOS 的尺寸为m W μ6=，m L μ1=，NMOS 的尺寸为m W μ3=，m L μ1=。 三、实验步骤 1、运行cadence 工具 （1）用exceed 登陆。（运行“Hummingbird Connectivity V7.0”，选择broadcast ，显示当前可以登陆的工作站） （2）将压缩“layout.tar.gz ”文件包复制到自己的目录下，解压缩命令：tar –zxvf layout.tar.gz 在目录下会出现文件夹“layout ” （3）Virtuso 启动： 在layout 目录下启动。 $source /opt/bashrc $icfb&（或layout ） 2、版图设计基本流程
（1）建立一个新的库（file/new/library）。 （2）关联到指定工艺库。选择layout下面的tsmc18_https://www.doczj.com/doc/b714192837.html,文件添加。（tf文件的作用是描述“层”） （3）手工画版图 先建立小的单元，然后以小单元为基础构成较大的单元、模块、芯片等。 AC：diff+cont+M1 VC12：M1和M2之间的通孔。M1+via+M2 PC：poly contact。Cont+poly+M1 3、熟悉快捷键的使用。以下是快捷键的总结。 Ctrl+E：放大，缩小 Ctrl+空格：删除 Ctrl+A：全选 Ctrl+Q Ctrl+F Ctrl+X D:测量间距 Shift+d：取消标尺 Shift+z：缩小 Shift+e：取消repeat command选项 Shift+h：将鼠标放置在左下角上，归原点 P：在出现的display option对话框中选择Grid，即鼠标移动一下的距离（精度）
ASIC的版图设计实现方法 对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。 §1 全定制设计方法(Full-Custom Design Approach) 全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。 这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改:对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径... 。这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。 目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。 模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。 简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。 图1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路) 需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。即使对于每个人负责的子模块电路, 也要充分利用电路的规则性和重复性进行设计。比如寄存器可由一排D触发器构成, 只要精心设计好一只D触发器的版图, 就可以利用计算机图形软件中的复制功能, 拉出一排D触发器也就是一个寄存器的版图了。当然,每个D触发器还要考虑彼此之间版图的偶合度问题。 108