推荐-组合逻辑电路的VHDL设计 精品

制下，构成计数器的各触发器状态同时发生变化 的计数器。
第三章VHDL程序设计案例
37
带允许端的十二进制计数器
第三章VHDL程序设计案例
38
可逆计数器（加减计数器）
第三章VHDL程序设计案例
39
可逆计数器仿真结果：
第三章VHDL程序设计案例
40
例：六十进制（分、秒）计数器
第三章VHDL程序设计案例
end decoder;
architecture rtl of decoder is
begin
process(inp)
begin
outp<=(others=>’0’);
outp(conv_integer(inp))<=‘1’;
end process;
end rtl;
第三章VHDL程序设计案例
sel=000 sel =001 sel =010 sel =011 sel =100 sel =101 sel =110 sel =111
第三章VHDL程序设计案例
25
clock sig_in reset 同步复位 sig_out1 异步复位 sig_out2
第三章VHDL程序设计案例
26
二) 常用时序电路设计
1、触发器（Flip_Flop） 1）D触发器
第三章VHDL程序设计案例
27
异步置位/复位D触发器
第三章VHDL程序设计案例
1）“”序列发生器
第三章VHDL程序设计案例
49
第三章VHDL程序设计案例
50
第三章VHDL程序设计案例
51
仿真结果：
第三章VHDL程序设计案例
52
2）序列信号检测器的状态机设计与实现， 检测“”

VHDL 数字逻辑电路设计19例第1章组合逻辑电路8例1. 2-4译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ymq24 ISPORT (EN,A,B:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(3 downto 0 ));END ENTITY ymq24 ;ARCHITECTURE rt1 OF ymq24 ISSIGNAL T:STD_LOGIC_vector(1 downto 0 );BEGINT<=A & B;process(EN,T)beginIF EN='1' THEN YN<="1111";ELSIF T="00" THEN YN<="1110";ELSIF T="01" THEN YN<="1101";ELSIF T="10" THEN YN<="1011";ELSE YN<="0111";END IF;End process;END ARCHITECTURE rt1;2. 3-8译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ymq38 ISPORT (G1,G2N,G3N,A,B,C:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 )); END ENTITY ymq38 ;ARCHITECTURE rt1 OF ymq38 ISSIGNAL T1,T2:STD_LOGIC_vector(2 downto 0 );BEGINT1<=A & B & C;T2<=G1 & G2N & G3N;process(G1,G2N,G3N,T1,T2)beginIF T2/="100" THEN YN<="11111111";ELSIF T1="000" THEN YN<="11111110";ELSIF T1="001" THEN YN<="11111101";ELSIF T1="010" THEN YN<="11111011";ELSIF T1="011" THEN YN<="11110111";ELSIF T1="100" THEN YN<="11101111";ELSIF T1="101" THEN YN<="11011111";ELSIF T1="110" THEN YN<="10111111";ELSE YN<="01111111";END IF;End process;END ARCHITECTURE rt1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xzq41 ISPORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a0,a1: IN STD_LOGIC;y: out STD_LOGIC);END ENTITY xzq41;ARCHITECTURE rt1 OF xzq41 ISsignal s: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINS<= a1 & a0;Process(S,D,gn)beginif gn='0' thenCASE (S) ISWHEN "00"=> Y<=d(0);WHEN "01"=> Y<=d(1);WHEN "10"=> Y<=d(2);WHEN "11"=> Y<=d(3);WHEN OTHERS =>NULL;END CASE;else y<='0';end if;End process;END ARCHITECTURE rt1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xzq81 ISPORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0);a0,a1,a2: IN STD_LOGIC;y: out STD_LOGIC);END ENTITY xzq81;ARCHITECTURE rt1 OF xzq81 ISsignal s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINS<= a2 & a1 & a0;Process(S,D,gn)beginif gn='0' thenCASE (S) ISWHEN "000"=> Y<=d(0);WHEN "001"=> Y<=d(1);WHEN "010"=> Y<=d(2);WHEN "011"=> Y<=d(3);WHEN "100"=> Y<=d(4);WHEN "101"=> Y<=d(5);WHEN "110"=> Y<=d(6);WHEN "111"=> Y<=d(7);WHEN OTHERS =>NULL;END CASE;else y<='0';end if;End process;END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l75 ISPORT (A,B,C:IN STD_LOGIC;d,g : OUT STD_LOGIC);END ENTITY l75 ;ARCHITECTURE rt1 OF l75 ISCOMPONENT ymq38PORT (G1, G2N, G3N, A, B, C: IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 )); END COMPONENT ;signal ynt : STD_LOGIC_vector(7 downto 0 );BEGINU1 :ymq38 PORT MAP ('1','0','0',a,b,c,YNt(7 DOWNTO 0));d<=not(ynt(1) and ynt(2) and ynt(4) and ynt(7));g<=not(ynt(1) and ynt(2) and ynt(3) and ynt(7));END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l76 ISPORT (A,B,C,D:IN STD_LOGIC;F : OUT STD_LOGIC);END ENTITY l76 ;ARCHITECTURE rt1 OF l76 ISCOMPONENT ymq38PORT (G1,G2N,G3N,A,B,C:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 ));END COMPONENT ;signal yn1t:STD_LOGIC_vector(7 downto 0 );signal yn2t:STD_LOGIC_vector(7 downto 0 );BEGINU1 :ymq38 PORT MAP ('1',A,'0',B,C,D,YN1t(7 DOWNTO 0));U2 :ymq38 PORT MAP (A,'0','0',B,C,D,YN2t(7 DOWNTO 0));F<=not( yn1t(2) and yn1t(4) and yn1t(6) and yn2t(0) and yn2t(2) and yn2t(4) and yn2t(6)); END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l78 ISPORT (A,B,C:IN STD_LOGIC;f : OUT STD_LOGIC);END ENTITY l78 ;ARCHITECTURE rt1 OF l78 ISCOMPONENT xzq81PORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0);a0,a1,a2: IN STD_LOGIC;y: out STD_LOGIC);END COMPONENT ;BEGINU1 :xzq81 PORT MAP ('0',"01101100",c,b,a,f);END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l78 ISPORT (A,B,C:IN STD_LOGIC;f : OUT STD_LOGIC);END ENTITY l78 ;ARCHITECTURE rt1 OF l78 ISCOMPONENT xzq41PORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a0,a1: IN STD_LOGIC;y: out STD_LOGIC);END COMPONENT ;signal t:STD_LOGIC;signal dt:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINt<= not c;dt<=t & c & '1' & '0';U1 :xzq41 PORT MAP ('0',dt,b,a,f);【作业】以下所有题目必须用VHDL代码实现。

与非门的真值表如下：
第七章 使用VHDL语言来设计组合逻辑电路
7.2.5 异或门设计
异或门是用于实现异或逻辑的电路，其逻 辑表达式如下：
异或门的真值表如下：
第七章 使用VHDL语言来设计组合逻辑电路
7.2.6 三态门设计
三态门的输出既可以是一般二值逻辑电路 的正常的“0”状态和“1”状态，又可以保持 特有的高阻抗（Z）状态 ，其真值表如下：
第七章 使用VHDL语言来设计组合逻辑电路
7.1 组合逻辑电路设计基础 7.2 组合逻辑的基本电路设计 7.3 译码器设计 7.4 编码器设计 7.5 数据选择器设计 7.6 比较器设计 7.7 加法器设计 7.8 减法器设计 7.9 乘法器设计 7.10 奇偶检验电路设计 7.11 其他逻辑电路设计
多位加法器可以分为并行进位和串行进位两种。
第七章 使用VHDL语言来设计组合逻辑电路
7.8 减法器设计
减法器用于实现两个二进制的数减法的组 合逻辑。最简单的全减器是采用本位结果 和借位来显示，二进制中是借一当二，所 以可以使用两个输出变量的高低电平变化 来实现减法运算。
在实际应用中，可以使用“三-八”译码器 来实现全减器。
逻辑代数中，最基本的逻辑运算是“与”、 “或”、“非”三种。
第七章 使用VHDL语言来设计组合逻辑电路
7.1.2 逻辑函数的表示方法
逻辑函数（logical function）是数字电路的 特点及描述工具，其输入、输出量是高、 低电平，可以用二元常量（0，1）来表示， 输入量和输出量之间的关系是一种逻辑上 的因果关系，数字电路可以用逻辑函数的 的数学工具来描述。逻辑函数的表示方法 有多种：如逻辑表达式、真值表、逻辑图、 波形图等。

END fh1;
-
13
全加器f_adder电路图 及其实体模块
-
14
LIBRARY IEEE; --1位二进制全加器顶层设计描述
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT (ain，bin，cin : IN STD_LOGIC;
cout，sum : OUT STD_LOGIC );
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END h_adder;
ARCHITECTURE fh1 OF h_adder is
BEGIN
so <= NOT(a XOR (NOT b)) ;
co <= a AND b ;
上升沿：
If(clk’event and clk=‘1’)Then
If(rising_edge(clk))Then
Wait Until clk=‘1’
If(clk’last_value=‘0’and clk’event and
clk=‘1’)Then
下降沿：
If(clk’event and clk=‘0’)Then
第四章
基本逻辑电路设计 实例
➢组合逻辑电路设计 ➢时序逻辑电路设计 ➢存储器设计 ➢状态机设计
组合逻辑电路的设计
一、4选1多路选择器
a
b
四
c d
选 一
y
s0
s1
-
3
LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY mux4 IS

PROCESS引导的语句结构中的。 敏感信号表：PROCESS旁的（a，b，s）。通常要求将进程中所有的输入信号
都放在敏感信号表中。例如例3-1中的输入信号a、b和s出现在了进程语句中，所
以须将它们全部列入敏感信号表中。
PROCESS语句的执行依赖于敏感信号的变化（或称发生事件），当某一敏感信号有变 ，如a，从‘1’跳变到‘0’，或从‘0’跳变到‘1’时，就将启动此进程语句，于 是该PROCESS至END PROCESS引导的语句（包括其中的顺序语句）被执行一遍；然后返回进
程的起始端，进入等待状态，直到下一次敏感信号表中某一信号或某些信号发生事件后才
再次进入“启动-运行”状态。 ★ 1个结构体可包含任意个进程语句结构，所有的进程语句本身都是并行
语句，而由任1进程PROCESS引导的语句属于顺序语句。
精品PPT
3.1 多路选择器及其VHDL描述 (miá o shù )
VHDL完整的、可综合的程序结构必须能完整地表达一个数字电路功能模 块的端口形式和电路功能，即无论是一片74LS138还是一片CPU，都必须包含 实体和结构体两个最基本的语言结构。
4. 端口语句(yǔjù)和端口信号 名
描述电路的端口及其端口信号必须用端口语句PORT（）来引导，并在语句 结尾处加分号“；”。
在例3-1的实体描述中—— IN ：定义端口a、b和s为信号输入端口。 OUT：定义端口 y为信号输出端口。
端口模式用于定义端口上 数据的流动方向和方式， 有如图3-4所示的4种：
精品PPT
3.1 多路选择器及其VHDL描述 (miá o shù )
5. 端口模式(móshì)
（1）IN：输入端口。定义的通道为单向只读模式，即规定数据只能由此端口被读 入实体中。

实验二 组合逻辑电路的VHDL 设计一、实验目的与要求 1、目的（1）熟悉VHDL 语言的基本结构（2）掌握用VHDL 语言实现组合逻辑功能器件的逻辑功能的一般方法。

2、要求（1）调试程序要记录调试过程中出现的问题及解决办法； （2）给出每个问题的算法或画出流程图；（3）编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。

二、实验设备、环境PII 以上计算机，装有QuartusII 软件 三、方法与步骤（一）教师简单回顾所需知识并演示较一个简单功能的实现过程。

1、 简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、 回顾QuartusII 的VHDL 操作步骤3、 以4选1数据选择器为例，重点演示该组合逻辑单元的VHDL 设计过程。

（1）4选1数据选择器的真值表与电路符号（2）4选1数据选择器的参考VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 ISPORT(S ：IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D ： IN STD_LOGIC; Y ：OUT STD_LOGIC );地址输入输出S0 S1 0 0 A 0 1 B 1 0 C 11DS[1..0]A B C DYMULTI_4VA B C DS[1..0]YEND mux41;ARCHITECTURE a OF mux41 ISBEGINPROCESS (s,A,B,C,D)BEGINIF (S="00") THENY <= A;ELSIF (S="01") THENY <= B;ELSIF (S="10") THENY <= C;ELSIF (S="11") THENY <= D;END IF;END PROCESS;END a;四、实验过程、内容、数据处理及分析按照设计选题编写简单程序1、可供选择进行设计的组合逻辑电路如下，要求规定课时内至少完成3种逻辑电路的设计。

VHDL 数字逻辑电路设计19例第1章组合逻辑电路8例1. 2-4译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ymq24 ISPORT (EN,A,B:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(3 downto 0 ));END ENTITY ymq24 ;ARCHITECTURE rt1 OF ymq24 ISSIGNAL T:STD_LOGIC_vector(1 downto 0 );BEGINT<=A & B;process(EN,T)beginIF EN='1' THEN YN<="1111";ELSIF T="00" THEN YN<="1110";ELSIF T="01" THEN YN<="1101";ELSIF T="10" THEN YN<="1011";ELSE YN<="0111";END IF;End process;END ARCHITECTURE rt1;2. 3-8译码器USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ymq38 ISPORT (G1,G2N,G3N,A,B,C:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 )); END ENTITY ymq38 ;ARCHITECTURE rt1 OF ymq38 ISSIGNAL T1,T2:STD_LOGIC_vector(2 downto 0 );BEGINT1<=A & B & C;T2<=G1 & G2N & G3N;process(G1,G2N,G3N,T1,T2)beginIF T2/="100" THEN YN<="11111111";ELSIF T1="000" THEN YN<="11111110";ELSIF T1="001" THEN YN<="11111101";ELSIF T1="010" THEN YN<="11111011";ELSIF T1="011" THEN YN<="11110111";ELSIF T1="100" THEN YN<="11101111";ELSIF T1="101" THEN YN<="11011111";ELSIF T1="110" THEN YN<="10111111";ELSE YN<="01111111";END IF;End process;END ARCHITECTURE rt1;3. 4选1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xzq41 ISPORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a0,a1: IN STD_LOGIC;y: out STD_LOGIC);END ENTITY xzq41;ARCHITECTURE rt1 OF xzq41 ISsignal s: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINS<= a1 & a0;Process(S,D,gn)beginif gn='0' thenCASE (S) ISWHEN OTHERS =>NULL;END CASE;else y<='0';end if;End process;END ARCHITECTURE rt1;4. 8选1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xzq81 ISPORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0);a0,a1,a2: IN STD_LOGIC;y: out STD_LOGIC);END ENTITY xzq81;ARCHITECTURE rt1 OF xzq81 ISsignal s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINS<= a2 & a1 & a0;Process(S,D,gn)beginif gn='0' thenCASE (S) ISWHEN "000"=> Y<=d(0);WHEN "001"=> Y<=d(1);WHEN "110"=> Y<=d(6);WHEN "111"=> Y<=d(7);WHEN OTHERS =>NULL;END CASE;else y<='0';end if;End process;END ARCHITECTURE rt1;5. 例75LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l75 ISPORT (A,B,C:IN STD_LOGIC;d,g : OUT STD_LOGIC);END ENTITY l75 ;ARCHITECTURE rt1 OF l75 ISCOMPONENT ymq38PORT (G1, G2N, G3N, A, B, C: IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 )); END COMPONENT ;signal ynt : STD_LOGIC_vector(7 downto 0 );BEGINU1 :ymq38 PORT MAP ('1','0','0',a,b,c,YNt(7 DOWNTO 0));d<=not(ynt(1) and ynt(2) and ynt(4) and ynt(7));g<=not(ynt(1) and ynt(2) and ynt(3) and ynt(7));END ARCHITECTURE rt1;6. 例76LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l76 ISPORT (A,B,C,D:IN STD_LOGIC;F : OUT STD_LOGIC);END ENTITY l76 ;ARCHITECTURE rt1 OF l76 ISCOMPONENT ymq38PORT (G1,G2N,G3N,A,B,C:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 ));END COMPONENT ;signal yn1t:STD_LOGIC_vector(7 downto 0 );signal yn2t:STD_LOGIC_vector(7 downto 0 );BEGINU1 :ymq38 PORT MAP ('1',A,'0',B,C,D,YN1t(7 DOWNTO 0));U2 :ymq38 PORT MAP (A,'0','0',B,C,D,YN2t(7 DOWNTO 0));F<=not( yn1t(2) and yn1t(4) and yn1t(6) and yn2t(0) and yn2t(2) and yn2t(4) and yn2t(6)); END ARCHITECTURE rt1;7. 例78-1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l78 ISPORT (A,B,C:IN STD_LOGIC;f : OUT STD_LOGIC);END ENTITY l78 ;ARCHITECTURE rt1 OF l78 ISCOMPONENT xzq81PORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0);a0,a1,a2: IN STD_LOGIC;y: out STD_LOGIC);END COMPONENT ;BEGINU1 :xzq81 PORT MAP ('0',"01101100",c,b,a,f);END ARCHITECTURE rt1;8. 例78-2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l78 ISPORT (A,B,C:IN STD_LOGIC;f : OUT STD_LOGIC);END ENTITY l78 ;ARCHITECTURE rt1 OF l78 ISCOMPONENT xzq41PORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a0,a1: IN STD_LOGIC;y: out STD_LOGIC);END COMPONENT ;signal t:STD_LOGIC;signal dt:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINt<= not c;dt<=t & c & '1' & '0';U1 :xzq41 PORT MAP ('0',dt,b,a,f);【作业】以下所有题目必须用VHDL代码实现。

实验一组合逻辑电路的VHDL设计实验报告(1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

(2) 实验内容1：用VHDL语言设计2选1多路选择器。

提示：参考例3-1。

要求：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。

选择目标器件EP1C3，建议选实验电路模式5，如附图1所示。

用键1(PIO0，引脚号为1)控制s；a和b分别接clock0(引脚号为93)和clock2(引脚号为17)；输出信号y接扬声器speaker(引脚号为129)。

通过短路帽选择clock0接256Hz信号，clock2接8Hz信号。

引脚锁定后进行编译、下载和硬件测试实验，通过键1控制s，可使扬声器输出不同音调。

(3) 实验内容2：将此二选一多路选择器看成是一个元件mux21a，利用元件例化语句描述图2所示电路，并将此文件放在同一目录中。

图2 双2选1多路选择器要求：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入和编译、仿真测试等步骤，给出时序仿真波形。

然后进行引脚锁定以及硬件下载测试。

选择目标器件EP1C3，建议选实验电路模式5（附图1），用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。

通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。

通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调。

(4)程序设计程序1：LIBRARY IEEE;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in std_logic;y:out std_logic);end entity mux21a;architecture one of mux21a isbeginPROCESS(s,a,b)BEGINCASE S ISWHEN '0' => y <= a;WHEN '1' => y <= b;WHEN OTHERS =>NULL ;END CASE;END PROCESS;end architecture one;程序2：library ieee;use ieee.std_logic_1164.all;entity muxk isport(a1,a2,a3,s0,s1:in std_logic; outy: out std_logic);end entity muxk;architecture one of muxk issignal tmp: std_logic;component mux21aport(a,b,s: in std_logic;y:out std_logic);end component;beginu1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture one;(5)实验过程打开软件，点击新建建立一个VHDL FILE,将编写好的程序拷进去点击保存根据提示新建一个以实体名为名的工程并选择芯片，程序名也与实体名一致。

IEEE库——VHDL的标准库的扩展。
– std_logic_1164程序包：定义了多值逻辑类型及相关函数 – 例，如果要使用STD_LOGIC数据类型，则必须在程序中包含 IEEE库和STD_LOGIC_1164 程序包。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164 . ALL ;
end process [进程标号] ;

进程语句的执行
– 当敏感信号列表中的任一信号发生变化时，就启动进程语句， 执行进程语句中包含的顺序语句； – 执行完毕后，返回进程语句的起始端，进入等待状态，直到下 一次敏感列表中的某个信号发生变化。
3.1 多路选择器及其VHDL描述

在一个结构体中可包含多个进程语句，进程语句之间是 并行关系，而进程内部的语句是顺序执行的。

布尔(boolean )
– type boolean is ( false,true);
– VHDL综合器用一个二进制位表示boolean型变量或信号，可以参 与逻辑运算。
3.1 多路选择器及其VHDL描述

整型(integer)
– type integer is range -2147483647 to 2147483647; ——32位有符号的二进制数 – VHDL综合器要求用RANGE子句限定所定义整数的范围。 – 例，SIGNAL signal1 ﹕ integer RANGE 0 TO 15;
IN：只可对其读。 OUT：只可对其写（赋值）。 INOUT：既可读又可写。 BUFFER：同OUT，同时允许回读该信 号。 注：BUFFER与INOUT相比，BUFFER 回读的信号不是由外部输入的，而是 由内部产生、向外输出的信号。

ARCHITECTURE a OF Coder IS SIGNAL Sel: STD_LOGIC_VECTOR(8 DOWNTO 0);
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仿真结果
编码器
• 根据真值表，利用With…Select语句 或Case…When语句或When…Else 语句来设计——查表法
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对应的十进制 0 1 2 3 4 5 6 7 8 9
BCD码的十位 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000
BCD码的个位 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
二进制 对应的十进制 BCD码的十位 BCD码的个位
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存储器地址译码器设计
EEPROM
FFFF
SRAM
C000
Peripheral Peripheral
PROM Shadow
8000
4010 4008 4000
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LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY decode IS PORT ( address : IN STD_LOGIC_VECTOR( 15 Downto 0) ; Valid , boot_up : IN STD_LOGIC ; Sram , prom , eeprom , shadow , Periph1 ,periph2 : OUT STD_LOGIC) ; END decode;
异步信号有效异步信号有效qoutqout局部被异步复位其局部被异步复位其他被异步预置他被异步预置异步信号有效异步信号有效qoutqout局部被异步复位其局部被异步复位其他被异步预置他被异步预置同步加载信号同步加载信号同步加载信号同步加载信号endendprocess

实验名称：组合逻辑VHDL设计——门电路一、2输入与门的VHDL设计1.实体框图2.程序设计①编译前的程序Entity and2a isport(a,b:in bit;c:out bit);end entity and2a;Architecture ex1 of and2a isbeginc<=a and b;end architecture ex1;②程序编译错误情况：无3.仿真波形图4.仿真波形分析有0出0；全1出1。

当A和B中有一个为低电平，C则为低电平；当A和B都为高电平时，C则为高电平。

二、3输入与非门的VHDL设计2.程序设计①编译前的程序Entity nand3a isport(A,B,C:in bit;Y:out bit);end entity nand3a;Architecture ex2 of nand3a isbeginY<=not(A and B and C);end Architecture ex2;②程序编译错误情况：无3.仿真波形图4.仿真波形分析有0出1，全1出0。

当A，B，C中有一个为低电平时，Y则为高电平；当A，B，C三者全为高电平时，Y则为低电平。

三、全加器的VHDL设计2.程序设计①编译前的程序Entity nand3B isport(A,B,CI:in bit;S,CO:out bit);end Entity nand3B;Architecture ex3 of nand3B issignal c,d,e,f :bit;beginc<=A xor B;d<=c and CI;e<=A and B;f<=e nor d;S<=c xor CI;CO<=not f;end architecture ex3;②程序编译错误情况：无3.仿真波形图4.仿真波形分析A B CI CO S0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1这是一个全加器,其中A，B为输入，CI为来自低位的进位。

实验一用VHDL语言设计组合逻辑电路一、实验目的：掌握用VHDL语言设计组合逻辑电路的方法。

熟悉QuartusⅡ的操作。

二、实验仪器：PC机一台三、实验内容：1.用VHDL语言设计4选1数据选择器。

2.用文本输入法输入3.建立工程，编译，改错，直至编译通过4.仿真，验证所设计电路的正确性四、操作步骤：1、在所使用的计算机数据盘里建立自己的文件夹2、打开QuartusII3、单击工具栏中的new，在出现的对话框中选择VHDL File，点击OK。

4、输入设计程序。

输入结束后，将程序保存在自己的文件夹中。

注意：存盘的文件名应该跟实体名相同。

5、创建工程。

创建工程有两种方法：第一种方法是在保存文件后出现的对话框中点击‘是’，按提示进行操作；第二种方法是在出现的对话框点击‘否’。

第一种方法的具体过程：点击‘是’，出项下面的框点击‘Next’，出项不需要任何修改，继续点击‘Next’，出项继续点击‘Next’，在后面出现的框图中继续点击‘Next’，直到没有‘Next’选项，点击‘Finish’，这样就完成工程的创建。

第二种方法的具体过程：点击‘否’此时要创建工程，点击菜单File下的“New Preject Wizard”。

出现框图：点击‘Next’，出项点击最上一行右边的，寻找你的文件所在的文件夹，点击要创建工程的文件名，点击打开（或双击要创建工程的文件名），出现项目名称和文件名称相同。

点击‘Next’，出现点击，在出现的对话框点击文件名，点击‘打开’，出现点击右边的‘add’，出现点击‘Next’，在后面出现的框图中继续点击‘Next’，直到没有‘Next’选项，点击‘Finish’，这样就完成工程的创建。

6、观察QUARTUS 界面点击箭头所指图标，观察箭头上方的变化，点击+号，双击出项的文件7、全程编译。

点击箭头所指图标，开始全程编译。

如果有错误，编译会自动停止，出现点击确定，按提示到文件中修改错误，保存文件，继续点击全程编译的图标，如还有错误，继续上面的步骤。

元件定 义 元件在 何处？
元件设计应放在同一 目录下
已 知 逻 辑 电 路 设 计 方 法
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY GINV IS PORT(A:IN STD_LOGIC; C:OUT STD_LOGIC); END GINV; ARCHITECTURE dataflow OF GINV IS BEGIN C<=NOT A; END dataflow;
已知逻辑电路设计方法
添加中间信号
L1
L3
L2
L4
已 知 逻 辑 电 路 设 计 方 法
ARCHITECTURE dataflow OF ymq24 IS COMPONENT GINV PORT(A:IN STD_LOGIC; C:OUT STD_LOGIC); END COMPONENT; COMPONENT GNAND2 PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END COMPONENT; SIGNAL L1,L2,L3,L4:STD_LOGIC; BEGIN U1:GINV PORT MAP(A0,L1); U2:GINV PORT MAP(A1,L2); U3:GINV PORT MAP(L1,L3); U4:GINV PORT MAP(L2,L4); U5:GNAND2 PORT MAP(L1,L2,Y0); U6:GNAND2 PORT MAP(L2,L3,Y1); U7:GNAND2 PORT MAP(L1,L4,Y2); U8:GNAND2 PORT MAP(L3,L4,Y3); END dataflow;
元件设计应放在同一 目录下
已 知 逻 辑 电 路 设 计 方 法

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3.3.1 1、Clock Signals Clock Signals and Clear Si gn al s 任何时序电路都以时钟信号为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发
生改变。因此，时钟信号通常是描述时序电路的程序执行的条件。另外，时序电路也总是以时钟进程 形式来进行描述的，其描述方式一般有两种：
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BEGIN
din<=d3&d2&d1&d0; --&为并置运算符
PROCESS(din)
BEGIN CASE din IS
--abcdefg，输出的7段码
WHEN “0000”=> dout<= “1111110”; --显示0 WHEN "0001"=> dout<= "0110000"; --显示1
WHEN "0010"=> dout<= "1101101"; --显示2
WHEN "0011"=> dout<= "1111001"; --显示3
WHEN "0100"=> dout<= "0110011"; --显示4
WHEN "0101"=> dout<= "1011011"; --显示5 WHEN "0110"=> dout<= "1011111"; --显示6
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f.e. 1
第44页/共124页
2）用进程中的WAIT ON语句等待时钟 在这种情况下，描述时序电路的进程将没有敏感信号，而是用

Design of Programmable Logic System
TM
CS-SWPU
7
7
仿真波形
Design of Programmable Logic System
TM
CS-SWPU
8
8
对‘-’的处理
use IEEE.numeric_std.all; architecture match of priority is begin y <= “00” when std_match(a, “0001”) else “01” when std_match(a, “001 -”) else “10” when std_match(a, “01 - -”) else “11” when std_match(a, “1 - - -”) else “00”; valid <= ‘1’ when a(0)=‘1’ or a(1)=‘1’ or a(2)=‘1’ or a(3)=‘1’ else ‘0’; end mactch;
c d
0 1
Design of Programmable Logic System
CS-SWPU22源自常规的结构library IEEE; use IEEE.std_logic_1164.all entity mux is port(a, b, c, d: in std_logic; s: in std_logic_vector(1 downto 0); y: out std_logic); end mux; architecture mux1 of mux is begin with s select y <= a when “00”， b when “01”， c when “10”， d when “11”， ‘X’ when others; end mux1;

用于逻辑综合的VHDL第三版课程设计引言VHDL (VHSIC Hardware Description Language) 是一种硬件描述语言，广泛应用于数字电路设计和硬件设计领域。

在数字电路设计过程中，逻辑综合是一个非常重要的步骤。

逻辑综合是将高层次的电路设计代码转化为低层次的硬件布局，并且进行优化。

为了学习和掌握VHDL编程和逻辑综合技术，本文档将介绍一篇用于逻辑综合的VHDL第三版课程设计。

设计目标本课程设计的目标是为学生提供一种实践机会，让他们在具体的项目开发中学习和掌握VHDL编程和逻辑综合技术。

本课程设计的具体目标如下：1.学生可以熟练掌握VHDL编程的基本语法，包括entity、architecture、process等。

2.学生可以掌握VHDL模块化设计的基本原则，包括抽象、封装和复用。

3.学生可以了解逻辑综合的基础知识，包括综合基元、综合算法等。

4.学生可以针对给定的电路原理图设计VHDL模块，并进行逻辑综合，得到优化的逻辑电路。

5.学生可以通过仿真验证自己的VHDL设计是否正确，并进行分析和调试。

设计内容本课程设计是一个综合性实践项目，包括VHDL的基本语法和逻辑综合的基本知识。

具体设计内容如下：电路原理图给定一个简单的4位控制器电路原理图，如下所示：+---+reset ----------| |clr ----------| |--+---+| | | |d_in_0[3..0] ----| |--| | +-----+d_in_1[3..0] ----|ALU|--|nc |-----| |d_out_0[3..0] --- | |--| | |reg 0|d_out_1[3..0] --- | |--|nc |-----| || | | | +-----+| | |+---+ || +-----+clk ---------------------| | |----|reg 1|| |+-----+其中，reset, clr和clk均为电路的输入信号，d_in_0[3..0]和d_in_1[3..0]为4位输入数据，ALU为逻辑运算模块，d_out_0[3..0]和d_out_1[3..0]为4位输出数据，reg 0和reg 1为寄存器模块。

实验一组合逻辑电路的设计一、实验目的：1.熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2．加深FPGA\CPLD设计的过程，并比较原理图输入和文本输入的优劣。

二、实验的硬件要求：1．GW48EDA/SOPC+PK2实验系统。

三、实验内容：1．首先利用QuartusⅡ完成2选1多路选择器（如图S1-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤。

最后在实验系统上进行硬件测试，验证本项设计的功能。

图S1-12．将此多路选择器看成是一个元件mux21a，利用原理图输出法完成图s1-2，并将此文件放在同一目录中。

图s1-2编译、综合、仿真本例程，并对其仿真波形作出分析说明。

最后在实验系统上进行硬件测试，验证本项设计的功能。

3．以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，编译、综合、仿真本例程，并对其仿真波形作出分析说明。

最后在实验系统上进行硬件测试，验证本项设计的功能。

4．七段数码管译码器（Decoder）七段数码管译码器（Decoder）的输入为4位二进制代码，输出为7个表征七段数码管代码的状态信号。

下面为一个七段数码管译码器的VHDL源代码模型：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY display ISPORT(A：IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ONE OF display ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000"=>LED7S<="0111111";--X"3F"->0WHEN "0001"=>LED7S<="0000110";--X"06"->1WHEN "0010"=>LED7S<="1011011";--X"5B"->2WHEN "0011"=>LED7S<="1001111";--X"4F"->3WHEN "0100"=>LED7S<="1100110";--X"66"->4WHEN "0101"=>LED7S<="1101101";--X"6D"->5WHEN "0110"=>LED7S<="1111101";--X"7D"->6WHEN "0111"=>LED7S<="0000111";--X"07"->7WHEN "1000"=>LED7S<="1111111";--X"7F"->8WHEN "1001"=>LED7S<="1101111";--X"6F"->9WHEN "1010"=>LED7S<="1110111";--X"77"->10WHEN "1011"=>LED7S<="1111100";--X"7C"->11WHEN "1100"=>LED7S<="0111001";--X"39"->12WHEN "1101"=>LED7S<="1011110";--X"5E"->13WHEN "1110"=>LED7S<="1111001";--X"79"->14WHEN "1111"=>LED7S<="1110001";--X"71"->15WHEN OTHERS=>NULL;END CASE;END PROCESS;END;编译、综合、仿真本例程，并对其仿真波形作出分析说明。