常用组合逻辑电路设计

组合逻辑电路的 设计方法
一.组合逻辑电路的特点 电路任一时刻的输出状态只决定于该时刻各输 入状态的组合，而与电路的原状态无关。
组合电路就是由门电路组合而成，电路中没有记忆单 元，没有反馈通路。
每一个输出变量是全部或部分 输入变量的函数： L1=f1（A1、A2、…、Ai） L2=f2（A1、A2、…、Ai）
如果，要求用与非门实现该逻辑电路， 就应将表达式转换成与非—与非表达式：
画出逻辑图如图所示。
例2：设计一个电话机信号控制电路。电路有I0（火警）、I1（盗警） 和I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，
在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应 首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上 述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含 4个2输入端与非门）实现。
3．组合逻辑电路的特点是，电路任一时刻的输出状态只决定于该时 刻各输入状态的组合，而与电路的原状态无关。组合电路就是由 门电路组合而成，电路中没有记忆单元，没有反馈通路。
4．组合逻辑电路的分析步骤为：写出各输出端的逻辑表达式→化简 和变换逻辑表达式→列出真值表→确定功能。
5．组合逻辑电路的设计步骤为：根据设计求列出真值表→写出逻辑 表达式(或填写卡诺图) →逻辑化简和变换→画出逻辑图
…… Lj=fj（A1、A2、…、Ai）
二、设计过程的基本步骤：
例1：设计一个三人表决电路，结果按“少数服从多数”的原则决定。 解：（1）列真值表：
（2）由真值表写出逻辑表达式：
L ABC ABC ABC ABC
（3）化简。
得最简与—或表达式： L AB BC AC
（4）画出逻辑图。

输出Y：表决结果，提案通过 “1” ，不通过 “0”
A
B
C
Y
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
（2）化简得到最简输出逻辑函数
Y ABC ABC ABC AB AC
（3）画逻辑图
B
&
A.
C
&
>=1
Y
2．多输出组合逻辑电路的设计 ［例2］设计一个能完成两个一位二进制数相加的
三.组合逻辑电路设计举例
1．单输出组合逻辑电路的设计 ［例1］设计一个A、B、C三人表决电路。
当表决某个提案时，多数人同意，提案通过， 同时A具有否决权。用与非门实现。 解：设计步骤 （1）确定输入输出变量，列写真值表
A 同意 “1”，不同意 “0” ；
输入 B 同意 “1”，不同意 “0” ； C 同意 “1”，不同意 “0” ；
组合逻辑电路－半加器。
解：设计步骤 （1）确定输入输出变量，列写真值表
A,B
两个一位二进制数
S
表示二者之和
C进位ABSC0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
（2）化简得到最简输出逻辑函数
S AB AB C AB
（3）画逻辑图
A B
=1
S
&
C
（4）检测此电路，证明逻辑功能符合设计要求

常见的组合逻辑电路一、引言组合逻辑电路是由多个逻辑门组成的电路，它们根据输入信号的不同组合，产生不同的输出信号。

在现代电子技术中，组合逻辑电路被广泛应用于数字电路、计算机系统、通信系统等领域。

本文将介绍几种常见的组合逻辑电路及其工作原理。

二、多路选择器（MUX）多路选择器是一种常见的组合逻辑电路，它具有多个输入端和一个输出端。

根据控制信号的不同，选择器将其中一个输入信号传递到输出端。

例如，一个4选1多路选择器有4个输入端和1个输出端，根据2个控制信号可以选择其中一个输入信号输出。

多路选择器常用于数据选择、多输入运算等场合。

三、译码器（Decoder）译码器是一种将输入信号转换为对应输出信号的组合逻辑电路。

常见的译码器有2-4译码器、3-8译码器等。

以2-4译码器为例，它有2个输入信号和4个输出信号。

根据输入信号的不同组合，译码器将其中一个输出信号置为高电平，其他输出信号置为低电平。

译码器常用于地址译码、显示控制等应用。

四、加法器（Adder）加法器是一种用于实现数字加法运算的组合逻辑电路。

常见的加法器有半加器、全加器等。

半加器用于两个1位二进制数的相加，而全加器用于多位二进制数的相加。

加法器通过多个逻辑门的组合，将两个二进制数进行相加，并输出相应的和与进位。

加法器广泛应用于数字电路、计算机算术单元等领域。

五、比较器（Comparator）比较器是一种用于比较两个数字大小关系的组合逻辑电路。

常见的比较器有2位比较器、4位比较器等。

以2位比较器为例，它有两组输入信号和一个输出信号。

当两组输入信号相等时，输出信号为高电平；当第一组输入信号大于第二组输入信号时，输出信号为低电平。

比较器常用于数字大小判断、优先级编码等应用。

六、编码器（Encoder）编码器是一种将多个输入信号转换为对应输出信号的组合逻辑电路。

常见的编码器有2-4编码器、8-3编码器等。

以2-4编码器为例，它有2个输入信号和4个输出信号。

组合逻辑电路的设计举例例1. 某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。

G1的容量是G2的两倍。

如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行；如果三个车间同时开工，则G1和 G2均需运行。

试画出控制G1和 G2运行的逻辑图，用与非门实现。

解：（1）根据逻辑要求写出逻辑状态表首先假设逻辑变量取“0”、“1”的含义。

设：A、B、C分别表示三个车间的开工状态：开工为“1”，不开工为“0”；G1和 G2运行为“1”，不运行为“0”。

逻辑状态表ABC G1 G2 0 0 0 00 0 0 1 0 11 0 0 1 0 11 0 1 0 0 01 0 1 1 0 11 0 1 0 1 1 111（2）由逻辑状态表写出逻辑式根据状态表写表达式的一般步骤：①在状态表上找出输出为1的行；②将这一行中所有自变量写成乘积项，当变量的取值为“1”时写为原变量，当变量的取值为“0”时写为原变量的反变量；③将所有乘积项逻辑加，便得到逻辑函数表达式。

这里的乘积项又叫最小项，在最小项里，每个变量都以它的原变量或反变量的形式在乘积项中出现，且仅出现一次。

（3）化简逻辑式（4）用“与非”门构成逻辑电路（5）画出逻辑电路图例2：设计三人表决电路（A、B、C）。

每人一个按键，如果同意则按下，不同意则不按。

结果用指示灯表示，多数同意时指示灯亮，否则不亮。

要求用与非门实现。

解：（1）根据逻辑要求列状态表首先确定逻辑变量取0、1的含义：A、B、C分别表示三人按键的状态，键按下时为“1”，不按时为“0”。

F表示指示灯的亮灭，灯亮为“1”，不亮为“0”。

逻辑要求：两个人（包括两个人）以上同意，指示灯亮。

ABCF 0 0 0 0 0 01 0 0 1 0 01 1 1 1 0 01 0 1 1 1 111111（2）由状态表写出逻辑式并化简、转换（3）实现电路。

组合逻辑电路设计组合逻辑电路是数字电路中的一种基本电路类型，它由逻辑门组合而成，能够实现特定的逻辑功能。

本文将探讨组合逻辑电路设计的基本原理和方法，介绍一些常见的设计技巧。

一、组合逻辑电路的基本原理组合逻辑电路是由逻辑门（如与门、或门、非门等）按照特定的逻辑关系组成的。

它的输入信号经过逻辑门的运算后，得到输出信号。

组合逻辑电路的输出完全取决于当前的输入信号，与之前的输入信号或状态无关。

因此，它是一种无记忆性的电路。

组合逻辑电路的设计需要确定输入和输出之间的逻辑关系，即真值表。

通过真值表，我们可以得到逻辑门的布尔代数表达式，进而确定电路的结构和连接方式。

常用的逻辑门包括与门、或门、非门、异或门等。

二、组合逻辑电路的设计方法1. 确定逻辑功能：根据需求确定电路应该实现的逻辑功能。

可以通过文字描述或真值表的形式进行规定。

2. 按照真值表确定布尔代数表达式：通过真值表，我们可以得到电路的逻辑关系，进而推导出逻辑门的布尔代数表达式。

例如，一个与门的真值表为：| 输入A | 输入B | 输出 ||------|------|-----|| 0 | 0 | 0 || 0 | 1 | 0 || 1 | 0 | 0 || 1 | 1 | 1 |由此可得与门的布尔代数表达式为：输出 = A·B。

3. 设计逻辑门电路：根据上一步得到的布尔代数表达式，选择适当的逻辑门进行组合设计。

将逻辑门按照表达式和电路的连接关系进行布局。

4. 优化电路结构：对电路进行优化，以减少逻辑门的数量和延迟。

常见的优化技术包括代数化简、费诺定理、卡诺图等。

5. 进行验证和仿真：使用逻辑仿真软件对设计的电路进行验证和调试。

通过输入不同的信号组合，检查输出是否符合预期结果。

三、组合逻辑电路的设计技巧1. 使用多级逻辑门：为了减少电路的延迟和功耗，可以使用多级逻辑门的方式来实现复杂的逻辑功能。

将多个逻辑门级联，形成一个级性结构。

2. 使用寄存器：当需要存储中间结果时，可以使用寄存器来保存数据。

实验一组合逻辑电路的设计组合逻辑电路是一种电子电路，由逻辑门组成，用于执行特定的逻辑功能。

在本实验中，我们将设计一个基本的组合逻辑电路以及一些常见的组合逻辑电路，包括加法器、减法器、比较器等。

首先，我们将设计一个基本的组合逻辑电路，该电路由两个输入和一个输出组成。

输入可以是0或1，输出将依据输入的值进行逻辑运算得出。

在这个基本电路中，我们将使用两个逻辑门：与门和或门。

与门的真值表如下：输入1输入2输出000010100111与门的布尔表达式是：输出=输入1AND输入2或门的真值表如下：输入1输入2输出000011101111或门的布尔表达式是：输出=输入1OR输入2基于以上真值表和布尔表达式，我们可以通过逻辑门的连接来设计一个基本的组合逻辑电路。

具体设计步骤如下：1.首先，将两个输入引线分别连接到与门和或门的输入端。

这将确保输入的值能够传递到逻辑门中。

2.将与门和或门的输出引线连接到一个输出引线上，以便能够输出最终的逻辑结果。

3.最后，将逻辑门的电源连接到电路的电源上，以确保逻辑门能正常工作。

通过以上步骤，我们就完成了一个基本的组合逻辑电路的设计。

这个电路可以根据输入产生不同的输出，实现不同的逻辑功能。

除了基本的组合逻辑电路，我们还可以设计一些常见的组合逻辑电路，如加法器、减法器和比较器。

加法器是用来执行数字加法的组合逻辑电路。

在一个二进制加法器中，输入是两个二进制数和一个进位位，输出是一个和输出和一个进位位。

加法器的设计可以通过级联多个全加器来实现。

减法器是用来执行数字减法的组合逻辑电路。

在一个二进制减法器中，输入是两个二进制数和一个借位位，输出是一个差输出和一个借位位。

减法器的设计可以通过级联多个全减法器来实现。

比较器是用来比较两个数字的大小的组合逻辑电路。

比较器的输出取决于输入的大小关系。

如果两个输入相等，则输出为0。

如果第一个输入大于第二个输入，则输出为1、如果第一个输入小于第二个输入，则输出为-1、比较器的设计可以通过使用逻辑门和触发器来实现。

0 1 1 0 ×××××
010
0 1 1 1 0 ××××
011
0 1 1 1 1 0 ×××
100
0 1 1 1 1 1 0 ××
101
0 1 1 1 1 1 1 0×
110
0 1 1 1 1 1 1 10
111
出
YEX YS
11 10 01 01 01 01 01 01 01 01
第4章 组合逻辑电路
第4章 组合逻辑电路
Dn An BnCn An BnCn An Bn C n An BnCn An Bn Cn
Cn1 An Bn C n An Bn C n BnCn An (Bn Cn ) BnCn An (Bn Cn ) BnCn
E3 A BC BD A BC BD
E2 BC D BC BD B(C D) B(C D) B (C D)
E1 C D CD C D C D
E0 D
第4章 组合逻辑电路
③ 画逻辑电路。
该电路采用了三种门电路，速度较快，逻辑图如图4.2.4所示。
的输入、输出均为低电平有效，因此给每个输出端加一个
反相器，即可将反码输出的BCD码转换为正常的BCD码。
第4章 组合逻辑电路
图4.3.3 74LS147的逻辑符号
第4章 组合逻辑电路
表4.3.2 74LS147的功能表
I1 I2 I3 I4 I5 I6 I7 I8 I9
111 11 11 11 ××× ×× ×× × 0 ××× ×× ×× 0 1 ××× ×× × 0 1 1 ××× ×× 0 1 1 1 ××× × 0 1 1 1 1 ××× 0 1 1 1 1 1 ×× 0 1 1 1 1 1 1 ×0 1 1 1 1 1 1 1

P1 A
P2 B C
P3 BC P4 P1 P2 A(B C)
P5 A P3 ABC
Y P4 P5 A(B C) ABC
（2）用卡诺图化简输出函数表达式。
Y A(B C) ABC A(B C) ABC AB AC AB AC
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
表9.2 真值表
9.1.3组合逻辑电路的设计
（3）由真值表写出输出变量函数表达式并化简：
Y ABC ABC ABC ABC AB BC AC （4）画出逻辑电路如图9.2所示。
AB
C 00 01 11 10
A
00 0 1 0
（1）确定输入、输出变量，定义逻辑状态的含义。
设A、B、C代表三个人，作为电路的三个输入变量，当A、 B、C为1时表示同意，为0表示不同意。将Y设定为输出变 量，代表决意是否通过的结果，当Y为1表示该决意通过， 当Y为0表示决意没有通过。
（2）根据题意列出真值表，如表9.2所示。
A
B
C
Y
0
0
0
0
0
• （2）根据真值表写逻辑表达式，并化简成最简“与或” 逻辑表达式。
• （3）选择门电路和型号。 • （4）按照门电路类型和型号变换逻辑函数表达式 • （5）根据逻辑函数表达式画逻辑图。
• 例9.2 设计一个三人表决器电路，当两个或两个以上的人 表示同意时，决意才能通过。 解：根据组合逻辑电路的设计方法，可按如下步骤进行。

组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。

全加器和半加器可以用于实现二进制数的加法运算。

在本文中，将详细介绍全加器和半加器的设计原理和电路结构。

一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。

半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。

```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。

半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。

全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。

```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。

全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。

在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。

实验一组合逻辑电路设计一、简介组合逻辑电路是数字电路的一种重要类型，由逻辑门组成，并且没有存储功能。

它的输出只取决于当前的输入状态，与过去的输入状态无关。

本实验旨在设计一组使用逻辑门构成的组合逻辑电路。

二、设计目标本实验的设计目标是实现一个4位2进制加法器电路。

输入为两个4位的二进制数，输出为其和。

为了方便起见，我们假设输入的二进制数已经在输入端以2进制的形式输入。

三、设计思路1.首先，需要设计一个4位的全加器电路，用于对两个位的进位进行处理。

全加器电路由三个输入和两个输出组成。

2.其次，将4个全加器电路组成4位的加法器电路，将各个位的进位进行连接。

3.最后，将输入的两个4位二进制数，以及4个进位信号，分别连接到4个全加器电路的输入端，将各个位的和输出连接到最终的输出端。

四、详细设计1.全加器电路的设计全加器电路有三个输入和两个输出。

其中，三个输入分别为A、B和Cin，分别表示两个相加的输入和进位输入。

两个输出分别为Sum和Cout，分别表示两个输入的和和进位输出。

我们可以使用两个半加器和一个或门来实现全加器电路。

半加器的真值表如下：A B Sum Cout0000011010101101其中，Sum表示两个输入的和，Cout表示两个输入的进位。

将两个半加器按照如下方式连接起来即可构成全加器电路：A --->+------> SumB --->+----------，----> CoutCin --->，--+2.四位加法器电路的设计四位加法器电路由4个全加器电路连接组成。

其中，第一个全加器的输入分别为A0、B0和Cin，输出为S0和C0；第二个全加器的输入分别为A1、B1和C0，输出为S1和C1；依次类推，第三个全加器的输入为A2、B2和C1，输出为S2和C2；第四个全加器的输入为A3、B3和C2，输出为S3和C3将四个全加器按照如下方式连接起来即可构成四位加法器电路：A0--->+---------------->S0B0--->+-------Cin ----，-+-------------------，-------> C0A1---+---->，---------------->S1B1---+---->，-------C0----，--------------，-+---------------，------->C1A2---+------>，---------------->S2B2---+------>，-------C1----，-+---------------->C2A3---+-------+---->，---------------->S3B3---+-----，--------3.输入输出连接将输入的两个4位二进制数依次连接到四位加法器电路的输入端，将四位加法器电路的输出端连接到最终的输出端。

else begin q<=d; qn<=~d; end
end
endmodule
2、带清零端、置1端的JK触发器
module JK_FF(CLK,J,K,Q,RS,SET);
input CLK,J,K,SET,RS;
output Q;
reg Q;
always @(posedge CLK or negedge RS or negedge SET )
采用“assign”语句是描述组合逻辑电路最常用的方法之一。
（3）用“always”或“initial”过程块。 （行为描述）
使用initial和always的区别
“always”块既可用于描述组合逻辑，也可描述时序逻辑。
always语句是不断地重复活动的，直到仿真过程结束。但always语句后的
同步置数，低电平有效. input A,B,C,D; output F;
常见组合与时序逻辑电路Verilog HDL描述 3’b110:out=8’b10111111;
output pass;
default： out =8 'bx;
reg[2:0] outcode;
begin 端口信号名称可以采用位置关联方法和名称关联方法进行连接。
begin if(h) outcode=3’b111;
if(!RS) Q<=1’B0;
（1）调用内置门元件描述
module gate3(F,A,B,C,D);
input A,B,C,D; output F;
nand (F1,A,B); and(F2,B,C,D); or(F,F1,F2); //调用内置门
4’d6:{a,b,c,d,e,f,g}=7’b1011111;

常见的组合逻辑电路组合逻辑电路指的是由多个逻辑门组成的电路，其输出只与输入信号的组合有关，而与输入信号的时间顺序无关。

在现代电子设备中，组合逻辑电路被广泛应用于数字电子系统的设计中。

下面将介绍几种常见的组合逻辑电路及其应用。

一、与门（AND Gate）与门是最基本的逻辑门之一，它只有当所有输入信号都为高电平时，输出才为高电平。

与门在数字电路中扮演着非常重要的角色，可以用于实现多个输入信号的复合判断。

在计算机的算术逻辑单元（ALU）中，与门经常用于进行逻辑运算。

二、或门（OR Gate）或门也是一种常见的逻辑门，它只要任意一个输入信号为高电平，输出就为高电平。

与门和或门可以相互组合使用，实现更复杂的逻辑运算。

或门常用于电子开关和电路选择器等应用中。

三、非门（NOT Gate）非门是最简单的逻辑门，它只有一个输入信号，输出信号是输入信号的反向。

非门常用于信号反转的场合，例如数字信号进行取反操作。

四、与非门（NAND Gate）与非门是由与门和非门组合而成的逻辑门，其输出是与门输出信号取反。

与非门的应用非常广泛，可以用于各种数字电路的设计中，例如计算机内存、固态硬盘等。

五、或非门（NOR Gate）或非门由或门和非门组合而成，其输出是或门输出信号取反。

与与非门类似，或非门也可以用于各种数字电路的设计中，例如译码器、比较器等。

六、异或门（XOR Gate）异或门是一种特殊的逻辑门，只有当输入信号中的奇数个为高电平时，输出为高电平；偶数个为高电平时，输出为低电平。

异或门在编码器、加法器以及数据传输方面有着重要的应用。

七、多路选择器（Multiplexer）多路选择器是一种可以根据选择信号选择不同输入信号的逻辑电路。

它可以将多个输入信号中的一个或多个输出至一个输出线上。

多路选择器可以在数字信号的选择和转换中起到关键作用。

八、译码器（Decoder）译码器是一种将多位输入信号转换为多位输出信号的逻辑电路。

它可以将某个特定的输入编码成高电平，从而实现对多个输入信号的解码和处理。

组合逻辑电路设计实例1. 设计优先编码器设计要求：将Y 0 ~Y 9十个信号编成二进制代码。

其中Y 9的优先级别最高，Y 8次之，依次类推，Y 0优先级别最低。

当有多个信号同时出现在输入端时，要求只对优先级别最高的信号进行编码，且输入、输出都是低电平有效。

（1）分析要求。

Y 0 ~Y 9共十个信号，根据公式2n ≥N =10，取n =4，即取4位二进制码进行编码。

根据设计要求，Y 0 ~Y 9中优先级别高的排斥优先级别低的。

当输入端有多个信号同时存在时，优先级别低的信号无论电平高低，对输出均无影响。

（2）列真值表。

用1表示高电平，用0表示低电平。

由于规定低电平有效，且优先级别高的排斥优先级别低的，被排斥的量用“×”号表示。

输出4位二进制码用DCBA 表示，它们共有16种组合，用来对Y 0 ~Y 9进行编码的方案很多，我们采用其中一种方案。

优先编码器的真值表如表1所示。

表1 优先编码器真值表（3）化简。

因变量太多，用卡诺图化简不方便，可用公式法进行化简。

为便于用与或非门实现该电路，合并使函数值为0的最小项。

先求出反函数的最简与或式，然后再取反求出函数的最简与或非式。

根据真值表写表达式时，因为被排斥的变量对函数值没有影响，所以可以从相应的最小项中去掉，于是可得89899Y Y Y Y Y D +=+= 89Y Y D += 456789567896789789Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y C +++=489589689789Y Y Y Y Y Y Y Y Y Y Y Y +++= 489589689789Y Y Y Y Y Y Y Y Y Y Y Y C +++=2345678934567896789789Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y B +++=2458934589689789Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y +++= 2458934589689789Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y B +++=1234567893456789567897899Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y A ++++=124683468568789Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y A ++++=（4）画逻辑图。

【例4】某工厂有三条生产线，耗电分别为1号线10kW，2号线 20kW，3号线30kW，生产线的电力由两台发电机组提供，其中1 号机组20kW，2号机组40kW。试设计一个供电控制电路，根据生 产线的开工情况启动发电机，使电力负荷达到最佳配置。
①逻辑抽象，列真值表 输入变量：生产线开工情况 A、B、C表示1、2、3号生产线， 生产线开工为1，停工为0；
1 11 1 1
水面低于检测元件——高电平； 无
水面高于检测元件——低电平； 水泵供水——高电平； 水泵不供水——低电平；
关 项
0 10 1 00
1 01 1 10
（二）写出函数式，同时化简 1、填写卡诺图： BC A 00 01 11 10
00 1 0
1 1
BC MS的卡诺图 A 00 01 11 10
4、将逻辑式化简或作适当变换： ① 使用小规模集成门电路，如不限种类 时，化为最简形式；如限制种类，要 变换成与器件相适应的形式。 ② 使用中规模组件时，将函数式变换成 与组件的逻辑函数相似的形式。
5、画出逻辑电路图。
给定逻辑功能
真值表
逻辑表达式 选定设器件计类型
和数目
表达式化简或 变换
逻辑电路图
二、组合逻辑电路的设计举例
A
1A VCC 1B 4B
1Y 4A
5V 如果要求用0 与非0 门实1 现 1 0 1、将函数式01 化为11 与非11 -与01非形11式
74LS00
B ML
2A 4Y 2B 3B
2Y 3A GND 3Y
C
MS
M S约 A ML束项 B
B0C
1
1
1
0
0
A 0 BC

组合逻辑电路设计
组合逻辑电路是一种结构较简单的逻辑电路设计，其组成主要包括逻辑门、寄存器、
比较器、计数器和定时器等功能单元，其基本原理主要是将控制信号和数据信号通过特定
的逻辑关系进行组合，使这两类信号既配合现实应用运算结果正确也可输出想要的结果。

一般来说，组合逻辑电路的设计包括六个基本步骤：要求分析、功能拆解、设计模块、时序分析、组合实现及电路优化。

首先，根据用户的要求或系统的特性分析出电路需求，
以便根据功能分析出系统所要实现的具体功能；其次，划分电路功能模块，然后使用触发器、逻辑门、网络等实现每个功能模块的组合；再次，进行时序分析，以便确定出触发器
的进化规律；再次，将上述步骤中的结果组合起来，使用合适的触发器、逻辑门等将系统
的所有功能实现、组合起来；最后，进行电路优化，以便确定电路的表达能力，减少电路
复杂度，提高组合系统效能。

这样，最终设计出的组合逻辑电路就可以满足用户要求，满足较严格的要求则可以避
免运行失效问题，大大提高电路的可靠性。

此外，组合逻辑还可以按电路特性把功能模块
实现简单化，使系统运行速度更快，也可以更小的电路节省空间达到节能的要求，可谓组
合逻辑电路的优点之一。

《组合逻辑电路设计》ppt 课件
目录
• 组合逻辑电路概述 • 组合逻辑电路设计方法 • 常用组合逻辑电路设计 • 组合逻辑电路的分析 • 组合逻辑电路的实现
01 组合逻辑电路概 述
组合逻辑电路的定义
01
02
03
组合逻辑电路
由门电路组成的数字电路 ，其输出仅与当前的输入 有关，而与之前的输入无 关。
04 组合逻辑电路的 分析
组合逻辑电路的分析步骤
确定输入和输出变量
首先需要确定组合逻辑电路的输入和 输出变量，以便了解电路的功能需求 。
பைடு நூலகம்
列出真值表
根据输入和输出变量的取值，列出组 合逻辑电路的真值表，以便了解电路 在不同输入下的输出情况。
化简逻辑表达式
根据真值表，化简输出函数的逻辑表 达式，以便了解电路的逻辑关系。
分析电路的完备性
检查电路是否实现了所需的功能，并 确定是否存在冗余的元件或不必要的 电路结构。
组合逻辑电路的分析实例
实例一
2-2=1的组合逻辑电路：该电路有两个输入 变量A和B，一个输出变量Y，满足条件A和 B不同时为1时Y为0，其他情况下Y为1。通 过分析可以得出输出函数的逻辑表达式为 Y=A'B'+AB。
THANKS
感谢观看
特点
无记忆功能，仅根据当前 的输入确定输出。
应用
如编码器、译码器、多路 选择器等。
组合逻辑电路的基本组成
门电路
是构成组合逻辑电路的基本单元，如AND门、OR 门、NOT门等。
输入和输出
组合逻辑电路有多个输入和输出，输入用于接收 外部信号，输出用于传递处理后的信号。
连线
连接门电路，将输入与输出连接起来，实现信号 的传递和处理。

Y
D7
Y0 Y1
Y
DIN[14:7]
P334 图6-1
DIN[6:0,15] DIN[13:6]
74x151 74x151
DOUT15
DIN[5:0,15,14]
74x151
74x151
DOUT14
DIN[0,15:9]
DIN[8:1] DIN[15:8] DIN[7:0]
74x151 74x151
（注意有效电平）
74x148 EI A2~A0 GS I7~I0 EO
74x138
GI G2A,B CBA Y7~Y0 A[2:0] AVALID
74x148
EI
I7 I0
A2~A0 GS EO
B[2:0] BVALID
R_L[7:0] 最高优先输入为0，其余输入为1
级联比较器
Q[23:0] P[23:0]
双优先级编码器
可以找出最高和第二高优先级的编码器
74x148
EI
如何找第二高优先级？
先“排除”最高优先输入 再用74x148找一次 其他输入不变
A2~A0 GS I7~I0 EO
利用74x148 找出最高优先级 需要2个优先编码器 1个译码器、若干“与门”
强制最高优先输入无效 —— 利用译码器和“与门”实现
如何利用2输入4位多路复用控制移位？
74x157
G S A4~A0 Y4~Y0 B4~B0 基本原理：
DIN[3:0] DIN[2:0,3]
利用多路复用器，
通过控制数据输 入端的连接使输 出产生移位。
当S=0时，Y=A，不移位
当S=1时，Y=B，相当于移动一位
改变A端输入数据的连接顺序 可以使输出：左/右移动一或多位