第一章 数字集成电路介绍
第一个晶体管，Bell 实验室，1947
第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长)
抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义
传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。
一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2
。
第三章、第四章CMOS 器件 手工分析模型
()0 12'
2
min min ≥???? ??=GT DS GT D V V V V V L
W K I 若＋－λ
()DSAT DS GT V V V V ,,m in min ＝
寄生简化：当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，电感的影响可以忽略：如果导线的电阻很大(例如截面很小的长铝导线的情形)；外加信号的上升和下降时间很慢。
当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可以被忽略，并且所有的寄生电容都可以模拟成接地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚度。
边缘场电容：这一模型把导线电容分成两部分：一个平板电容以及一个边缘电容，后者模拟成一条圆柱形导线，其直径等于该导线的厚度。
多层互连结构：每条导线并不只是与接地的衬底
耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再
多层互连结构中导线间的电容已成为主要因素。
这一效应对于在较高互连层中的导线尤为显著，
因为这些导线离衬底更远。
例4.5与4.8表格
电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p
) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC
10% → 90%(t r
) 2.2 RC 0.9 RC
0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容
考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。
平面(平行板)电容： ( 0.1×106
μm2 )×30a F/μm2 = 3pF 边缘电容：
2×( 0.1×106
μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电
容。 耦合电容： C inter = ( 0.1×106
μm )×95 aF/μm2 = 9.5pF
材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层
接触电阻：布线层之间的转接将给导线带来额外的电阻。
布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。
采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。
例4.2 金属线的电阻
考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻：
R wire ＝0.075Ω/□?(0.1?106
μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型
假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。
电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p
) 0.69 RC 0.38 RC
0 → 63%(τ) RC 0.5 RC 10% → 90%(t r
) 2.2 RC 0.9 RC
0 → 90% 2.3 RC 1.0 RC
使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF
t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时
节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N
R (= rL) 和C (= cL) 是这条导线总的集总电阻
和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22)
22
+=+=+++???
??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2rcL 22＝
RC DN =τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm)
? (105 μm)2
= 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm)
? (105 μm)2
= 112 μs
Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12
aF/μm) ? (105 μm)2
= 4.2 ns 例4.9 RC 与集总C
假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。
应用Elmore 公式，总传播延时：
τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L
假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为
2.67cm
第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。
门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。
开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的)
r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比
DSATn
n DSATp p DD M V k V k V
V ＝
，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1
例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5
()()()()()()
()()
V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n
p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感
的。将比值设为3、2.5和2，产生的V M 分别为1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对
称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于在开关阈值V M 处的增益g 。它与V OH 及
V OL 线的交点用来定义V IH 和V IL 。点。
()0
1
2
'
2
min
min
≥
??
?
?
?
?
=
GT
DS
GT
D
V
V
V
V
V
L
W
K
I若
＋
－λ
例5.2 CMOS反相器的电压传输特性和噪声容限
假设设计一个通用0.25μm CMOS工艺的反相器，
PMOS对NMOS的比为3.4，其中NMOS晶体管的最
小尺寸为(W=0.375μm，L=0.25μm，即W/L=1.5)
g = -27.5 V IL = 1.2V, V IH = 1.3V NM L = NM H =
1.2 确切值： V IL = 1.03V, V IH = 1.45V NM L =
1.03V & NM H= 1.05V 输出电阻低输出 =
2.4kΩ
高输出 = 3.3kΩ
在饱和区，增益与电流的斜率关系很大(Vin = VM)
g≈(1+r)/(VM-VTn-VDSATn/2)(λn - λ
p )
分析：公式5.10过高估计了增益；最大的偏差是
对于VTC的逐段线性近似造成的
动态特性：分析此图
栅漏电容C gd12 扩散电容C db1和C db2连线电容C w扇出
的栅电容C g3和C g4
电容表达式值(fF)(H→L)值(fF)(L→H)
C
GD1
2 C
on
W
n
0.23 0.23
C
GD2
2 C
op
W
p
0.61 0.61
C
DB1
K
eqbpn
AD
n
C
j
+ K
eqswn
PD
n
C
jsw
0.66 0.90
C
DB2
K
eqbpp
AD
p
C
j
+ K
eqswp
PD
p
C
jsw
1.5 1.15
C
G3
(2 C
on
)W
n
+ C
ox
W
n
L
n
0.76 0.76
C
G4
(2 C
op
)W
p
+ C
ox
W
p
L
p
2.28 2.28
C
w
提取参数 0.12 0.12
C
L
∑ 6.1 6.0
例5.5 一个0.25μm CMOS反相器的传播延时
V DD=2.5V 0.25μm W/L n = 1.5 W/L p = 4.5 R eqn= 13
kΩ (÷ 1.5) R eqp= 31 kΩ (÷ 4.5)
t pHL= 36 psec t pLH= 29 psec 得到：t p= 32.5 psec
()
DSATn
n
n
L
DSATn
DD
L
L
eqn
pHL V
k
L
W
C
I
V
C
C
R
'
52
.0
4
3
69
.0
69
.0
t≈
=＝
设计技术----减小一个门的传播延时
减小C L:门本身的内部扩散电容.
漏扩散区的面积越小越好:互连线电容;扇出电
容.
增加晶体管的W/L比:设计者手中最有力和最有效
的性能优化工具:注意自载效应! –一旦本征电
容(即扩散电容)开始超过由连线和扇出形成的外
部负载，增加门的尺寸就不再对减少延时有帮助，
只是加大了门的面积.
提高V DD:用能量损耗来换取性能;增加电源电压超
过一定程度后改善就会非常有限;对可靠性的考
虑迫使在DSM工艺中对V DD要规定严格的上限.
NMOS与PMOS的比
使PMOS管较宽，以使它的电阻与下拉的NMOS管
匹配。这通常要求PMOS和NMOS的宽度比在3~3.5
之间。对称VTC，由高至低与由低至高的传播延时
相等
如果对称性和噪声容限不是主要的考虑因素，那
么实际上有可能通过减少PMOS器件的宽度来加快
反相器的速度。使PMOS较宽因充电电流的增加而
改善了反相器的t pLH，但它也由于产生较大的寄生
电容而使t pHL变差
β = (W/L) p/(W/L) n r = R eqp/R eqn (代表尺寸
完全相同的PMOS和NMOS晶体管的电阻比) βopt =
√r (当导线电容可以忽略时)
例5.7 考虑性能时的器件尺寸确定
S = 5时性能得到了大部分的改善，而尺寸大于
10时几乎得不到任何额外的增益(而且显著地浪
费了面积)
确定反相器链的尺寸
每一个反相器的最优尺寸是与它相邻的前后两个
反相器尺寸的几何平均数－这意味着每个反相器
的尺寸都相对于它前面反相器的尺寸放大相同的
倍数f，即每个反相器都具有相同的等效扇出，因
而也就具有相同的延时
N
N
g
L
F
C
C=
=
1,
f
其中F代表该电路的总等效扇出，F=C L/C g,1
以及通过该反相器链的最小延时：
()γ
N
p
Nt F
1
t
p
+
=
当只存在一级时，t p和F是线性关系。加入第二
级则变为平方根关系
思考题5.5 确定反相器网络的尺寸
确定电路中反相器的尺寸，使在节点Out和In之
间的延时最小。假设C L=64C g,1
3,g
2,g
3,g
1,g
2,g
4
4
C
C
C
C
C
C
L
=
=
求门的确切尺寸C g,3=2.52C g,2= 6.35C g,1
选择一个反相器链的正确级数
对于给定的 F (=f N)，选择级数时需要综合考虑.
当级数太大时，反相器级的本征延时将占主导地
位.当级数太小时，每一级的有效扇出将占主导地
位
通过求最小延时表达式对级数的导数并令它为0，
可以求得最优值:
ln
=
-
+
N
F
F
F
N
N
γ
对于γ = 0(忽略自载)时的解，最优级数N = ln
(F)，且每一级的等效扇出为f = e = 2.71828
对于γ = 1(典型情况)时的解，最优有效扇出(锥
形系数)将接近于3.6
输入信号的上升-下降时间
实际上，输入信号是逐渐变化的，而且PMOS和
NMOS管会暂时同时导通一段时间。这会影响所得
到的充(放)电总电流，从而影响传播延时。
一旦t s > t p，t s随输入斜率的增加而(近似地)线
性增加。
t s源于前一级门的有限驱动能力。
功耗、能量和能量延时
功耗分类：动态功耗（包括由充放电电容引起的
动态功耗、直流通路电流引起的功耗）；静态功耗。
直流通路电流引起的功耗：输入信号不为无穷大
的斜率造成了开关过程中V DD和 GND之间在短期
内出现一条直接通路。
负载电容对短路电流的影响：
大电容负载，输出的下降时间明显大于输入的上
升时间；
小电容负载,输出的下降时间明显小于输入的上
升时间。
能量-延时积
PDP：它衡量了开关这个门所需要的能量。对于一
个给定的结构这个数字可以通过降低电源电压而
任意缩小。一个更合适的指标应当把性能和能量
的度量放在一起考虑。最优电源电压：V DDopt=3/2V TE。
第六章CMOS组合逻辑单元
在构成PUN和PDN网络时应当记住以下几点：
晶体管可以看成是由其栅信号控制的开关;PDN由
NMOS器件构成，而PUN由PMOS器件构成。理由是
NMOS管产生“强零”而PMOS管产生“强1”;NMOS
逻辑规则：串联器件实现AND操作，并联器件实
现OR操作;PMOS逻辑规则：串联器件实现NOR操
作，并联器件实现NAND操作;PUN和PDN 是对偶
网络;互补门在本质上是反相的 (NAND, NOR,
XNOR);实现一个具有N个输入的逻辑门所需要的
晶体管数目为2N;
例6.1 两输入NAND门
A B F
0 0 1
0 1 1
1 0 1
1 1 0
例6.2 CMOS 复合门的综合
)(C B A D F +?+=
互补CMOS 门的静态特性 DC 电压传输特性与数据输入模式有关 一个两输入NAND 门的VTC 与数据有关。
思考题6.1 确定互补CMOS 门中晶体管的尺寸
()
C B A
D OUT +?+=
确定NAND 和NOR 门中晶体管的尺寸
利用NAND 实现比用NOR 实现更好 互补CMOS 的缺点：晶体管数目为2N ，明显增加了它的实现面积；互补CMOS 门的传播延时随扇入数迅速增加。
大扇入时的设计技术：1.调整晶体管尺寸。当心“自载效应”，只有当负载以扇出为主时放大尺寸才起作用。2.逐级加大晶体管尺寸。降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内，缺点：版图复杂。3.重新安排输入。关键信号和关键路径的概念，把关键路径上的晶体管靠近门的输出端可以提高速度。4.重组逻辑结构。可能降低对扇入的要求，从而减少门的延时。
g 称为逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少
例6.5 复合门的逻辑努力
g NAND =3/4，g NOR ＝5/3
例6.6 确定组合逻辑延时最小时的尺寸
等效扇出：F = C L /C g1 = 5
路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路径分支努力：B = 1 (无分支)
总路径努力：H = GFB = 125/9, 于是最优的每个
门的努力h=4
√H = 1.9
根据门的类型，扇出系数：f 1=1.93, f 2=1.93 x 3/5=1.16, f 3 = 1.16, f 4=1.93
门的尺寸： a =f 1g 1/g 2=1.16，b=f 1f 2g 1/g 3 = 1.34，c= f 1f 2f 3g 1/g 4
= 2.60
思考题6.2 确定反相器电路的尺寸
F=64 G=1*1*1 B=4*4*1=16 H=64*1*16=1024 H=3
√1024=10.079 f 1g 1=f 2g 2=f 3g 3=10.079 f 1=f 2=f 3=10.079 Cint 1=Cg 1 Cint 2=t 1/b 1·cint=2.52Cg 1
Cint 3=t 2/b 2·t 1/b 1·Cint=6.35Cg 1 CMOS 逻辑门中的功耗
器件尺寸——影响实际电容
输入和输出上升下降时间——决定了短路功耗 器件阈值和温度——影响漏电功耗
开关活动性：静态部分（只与逻辑电路拓扑结构有关）逻辑功能、信号统计特性；动态部分（电路时序特性引起的）动态或虚假翻转。
降低开关活动性的设计技术：逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺。
思考题6.4 静态逻辑门的功耗
对于基本逻辑门(AND,OR,XOR)推导出0→1的输出翻转概率。
P 0→1
= P out=0 ? P out=1
NOR (1 - (1 - P A
)(1 - P B
)) ? (1 - P A
)(1 - P B
)
OR (1 - P A
)(1 - P B
) ? (1 - (1 - P A
)(1 - P B
))
NAND P A P B
? (1 - P A P B
)
AND (1 - P A P B ) ? P A P Ba
XOR (1 - (P A
+ P B
- 2P A P B
)) ? (P A
+ P B
- 2P A P B
)
For C: P 0→1 = P 0?P 1=(1-P A )P A =0.5?0.5=0.25
For Z: P 0→1
=P 0?P 1=(1-P C P B )P C P B =(1–(0.5?0.5))?(0.5?0.5)=3/16
降低开关活动性的设计技术：1、逻辑重组。改变逻辑电路的拓扑结构可以降低它的功耗。结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺） 2、输入排序。结论：推迟输入具有较高翻转率的信号 (即信号概率接近0.5的信号) 3、分时复用资源。结论：避免对具有独特数据特性的数据流采用分时复用
4、通过均衡信号路径来减少毛刺。电路中产生毛刺主要是由于在电路中路径长度失配引起的，信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的。结论：使信号路径长度匹配可以减少毛刺。
有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。 有比电路：由于输出端的电压摆幅及门的总体功能取决于NMOS 和PMOS 的尺寸比，所以此电路称为有比电路。
传输管逻辑 基本概念：通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目
优点：需要较少的晶体管来实现给定的功能。减少器件的数目也有降低电容的额外有点。
缺点：当传输管上拉一个节点至高点平时，输出只充点至V DD -V Tn 。 串联NMOS 的PT
传输管门不应当象上图这么串联，下图的逻辑避免了静态功耗，减小了噪声容限。
y = V DD - V Tn1 - V Tn2
y = V DD - V Tn1
稳定有效的传输管设计
方法1：电平恢复：节点x 可上拉到V DD (由于电平恢复) ，这就消除了反相器中的任何静态功耗；在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在A 为高电平时才有效；为使这个电路正确工作，必须仔细确定晶体管的尺寸 (有比)。
方法2：多种阈值晶体管：工艺上解决：使用零阈值器件的NMOS 传输管可以消除大部分阈值损失 (体效应仍然会阻止全摆幅达到V DD )；对功耗有负面影响，这是由于即使V GS 低于V T ，也仍然会有亚阈值电流流过传输管。
方法3：传输门逻辑：最广泛使用的方法；由栅信号C 控制的全摆幅双向开关。当C=1时，A=B ；虽然传输门需要2个晶体管和较多的控制信号，但它能得到从电源轨线至轨线电压的摆幅。
解决长延时问题最常用的办法是每隔m 个传输门开关切断串联链并插入一个缓冲器
()()2
169.069.00
+==∑=n n CR k CR V t eq
n
k eq n p
()buf
eq p t m n m n CR t ??? ??-+?????
?+=12169.0
动态CMOS 设计
动态逻辑，既能减少晶体管的数目，又能避免静态功耗
通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段
输出的情况：一旦动态门的输出放电就不可能再充电，直到进行下一次预充电；门的输入在求值期间最多只能有一次变化；在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在C L 。
动态逻辑门的重要特性：逻辑功能由NMOS 下拉网络实现；晶体管的数目明显少于静态情况：为N+2而不是2N ；无比的逻辑门；只有动态功耗；具有较快的开关速度。
设计考虑：用对偶的方法来实现另一形态的动态逻辑；p 型动态门的缺点是比n 型动态门慢。
例6.16 动态逻辑的活动性估计
A. 静态NOR 门
B. n 型动态NOR 门 A B OUT 0 0 1 0 1 0 1 0 0 1 1 0
C. 真值表
()()43
23216
323232220104
220010=
==-?-=
→→N N N N NOR N N NOR αα门：动态＝＝
门：静态
思考题6.8 活动性计算 ？？
计算四输入动态NAND 门的活动性因子，假设各输入是独立的并且P A=1 = 0.2；P B=1 = 0.3； P C=1 = 0.5和P D=1 = 0.4
信号完整性问题：包括 电荷泄漏、电荷分享、电容耦合、时钟馈通
串联动态门 只要在求值期间输入只能进行单个的0→1翻转就能保证正确工作
多米诺逻辑 基本概念：一个n 型动态逻辑块后面接一个静态反相器构成
多米诺逻辑的名字来历:有如一条崩塌的多米诺骨牌线!
多米诺CMOS 的特点：只能实现非反相逻辑，可以达到非常高的速度：只存在上升沿的延时，而t pHL 等于0。
第七章 CMOS 时序逻辑单元 时序电路的时钟参数
建立时间：在时钟翻转之前数据输入必须有效的时间
保持时间：在时钟边沿之后数据输入必须仍然有效的时间
传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间
两个约束条件：最小时钟周期T ≥ t c-q + t plogic + t su ；对寄存器维持时间的要求t cdregister + t cdlogic ≥ t hold 。 存储单元的分类：前台存储器和后台存储器。嵌入在逻辑中的存储器 / 大量的集中存储内核。静态存储器和动态存储器。正反馈或再生原理 / 在与MOS 器件相关的寄生电容上暂时存储电荷，用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和采用周期时钟控制的数据通路电路中。锁存器和寄存器。电平敏感/边沿触发。 不同类型存储元件的定义：一个边沿触发的存储元件称为寄存器。锁存器是一个电平敏感的器件。由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)。 双稳态原理
交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定状态，每一个对应一个逻辑状态)。
当翻转区中反相器的增益大于1时，只有A 和B 是稳定的工作点，而C 是一个亚稳态工作点。 改变电路状态的方法：切断反馈环路 (多路开关型锁存器)。触发强度超过反馈环(实现静态后台存储器的主要方法)。
主从边沿触发寄存器 工作原理：在时钟的低电平阶段，主级是透明的，输入D 被传送到主级的输出端Q M 。在此期间，从级处于维持状态，通过反馈保持它原来的值。在时钟的上升沿期间，主级停止对输入采样，而从级开始采样在时钟的高
电平阶段，从级对主级的输出端（Q M ）采样，而主级处于维持状态。由于Q M 在时钟的高电平阶段不变，因此输出Q 每周期只翻转一次。由于Q 的值就是时钟上升沿之前的D 值，因此具有正沿触发效应。
多路开关型主从寄存器的时序特性：建立时间：输入数据D 在时钟上升沿之前必须有效的时间3 ? t pd_inv + t pd_tx 。传播延时：Q M 值传播到输出Q 所需要的时间t c-q = t pd_inv + t pd_tx 。保持时间：在时钟上升沿之后输入必须保持稳定的时间0。
时钟重叠可以引起两种类型的错误：竞争情况：由于CLK 和CLK 在一个很短的时间内都为高电平，两个采样传输管都导通，因此在D 和Q 之间有直接通路。不确定状态：由于CLK 和CLK 都为高电平，那么节点A 同时被D 和B 驱动。 动态传输门边沿触发寄存器
0-0 重叠竞争的限制条件t overlap0-0 MOS ：一种对时钟偏差不敏感的方法 P252-253 1.CLK=0(CLK=1):第一个三态驱动器导通，此时主级像一个反相器在内部节点X 上采样D 的反相数据，因此主级处于求值模式。同时从级处在高阻抗模式，即维持模式。晶体管M 7和M 8均关断，切断了输出和输入的联系。输出Q 维持其原来存储在输出电容C L2上的值。 2.CLK=1时恰好相反：主级部分处在维持模式，而第二部分求值。存放在C L1上的值经过从级传送到输出节点，此时丛级的作用像一个反相器。 C 2 MOS 触发器0-0覆盖的情况：只要时钟边沿的上升和下降时间足够小，具有CLK 和!CLK 时钟控制 的这一C 2 MOS 寄存器对时钟的重叠是不敏感的. C 2 MOS 触发器1-1覆盖的情况 双边沿寄存器 优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数据处理量，节省了时钟分布网络中的功耗 它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一 CLK=1：上面的主级采样，从级保持；下面的主级保持，从级采样 CLK=0：上面的主级保持，从级采样；下面的主级采样，从级保持 真单相钟控寄存器(TSPCR) 负锁存器 当clk = 1时，保持模式 当clk = 0时，采样模式 正锁存器 当clk = 1时，采样模式 当clk = 0时，保持模式 流水线：优化时序电路的一种方法 流水线是一项提高资源利用率的技术，它增加了R E G R E G R E G log a CLK CLK Out b R E G R E G R E G log CLK CLK R E G CLK R E G CLK 流水线工作的优点可以从考察这一改进电路的最小时钟周期中看得非常清楚。 T min,pipe =t c-q +max(t pd,add , t pd,abs ,t pd,log )+t su 数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH 电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高 1.特征尺寸（C r i t i c a l D i m e n s i o n,C D）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。 4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋ H2O ＋O2 → SiO2+H2 ③水汽氧化：Si ＋ H2O → SiO2 ＋ H2 硅的氧化温度：750 ℃～1100℃ 6.硅热氧化过程的分为两个阶段： 第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。 第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足 第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。 1.特征尺寸（Critical Dimension,CD）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 4.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2 ③水汽氧化：Si ＋H2O →SiO2 ＋H2 硅的氧化温度：750 ℃～1100℃ 5.SiO2在集成电路中的用途 ①栅氧层：做MOS结构的电介质层（热生长） ②场氧层：限制带电载流子的场区隔离（热生长或沉积） ③保护层：保护器件以免划伤和离子沾污（热生长） ④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长） ⑤垫氧层：减小氮化硅与硅之间应力（热生长） ⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长） 浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】 第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。 4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。 《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 中国科学技术大学苏州研究院软件学院 数字集成电路设计 期中考试 (2010年10月11日2:00pm—3:30pm) 1.问答题 a)叙述摩尔定律（5分）。 b)叙述评价数字集成电路设计质量的四个基本特性（6分）。 c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。 d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。 e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？ f)数字集成电路按比例缩小有几种情形（6分）? g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。 h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比 逻辑的区别(5分）。 2．下图为一RC网络。计算： a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）? 3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。假设 C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。单位尺 寸反相器的本征延时为t inv。反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。 a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位） （5分）。 b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。 a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。 Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 第一章 1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、 电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。 关键尺寸：集成电路中半导体器件能够加工的最小尺寸。 2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越 快，性能越好 3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。 Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度 5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不 一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC 设计公 司；Chipless；Fablite 第二章：硅和硅片的制备 7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性 能 8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型 的固体硅锭； 9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入； 关键参数：拉伸速率和晶体旋转速度 10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？ 11、区熔法？纯度高，含氧低；晶圆直径小。 第三章集成电路制造工艺概况 12、亚微米CMOS IC 制造厂典型的硅片流程模型 第四章氧化；氧化物 12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。 13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。 14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好. 水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。 湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应。氧化速度氧化质量介于以上两种方法之间。 自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA 更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。 在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表 1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。 第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。 Digital Integrated Circuits Final Exam, Fall 2011 School of Software Engineering University of Science and Technology of China (19:00pm–21:00 pm November24th, 2011) Name:Student ID:Score: 1. Which of the following two circuits is better in terms of speed? Why?(5 points) 2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points) 3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points) 4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points) 5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)数字集成电路复习笔记
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