并行计算第五章课后习题

智能交通系统课后题答案第一章1.智能交通系统的定义是什么？它的特点有哪些？智能交通系统是人们将先进的计算机处理技术，信息技术、数据通信技术、传感器技术及电子自动控制技术等有效的综合起来，运用于整个交通运输系统中。

以车辆道路使用者，环境视角有机结合，达到和谐统一的最佳效果的目的，从而建立起的一种作用范围大、作用发挥全面的实时、精确、高效的交通运输综合管理体系。

ITS特点:信息性、整体性、开放性、动态性、复杂性。

2.智能交通系统的子系统有哪些？说明他们的关系先进的出行者信息系统，先进的交通管理系统，先进的公共运输系统，商用车辆运营系统，先进的车辆控制和安全系统，不停车收费系统、应急管理系统第二章 1.传感器的作用是什么。

列举ITS中用到的传感器传感器是指能够感受被测量的信息，并按一定的规律转换成可用输出信号的器件或装置，以满足信息的传输处理记录显示和控制等要求。

ITS中应用的传感器主要有：环形线圈、压电传感器，红外传感器，微波检测器，超声波传感器，视频车辆检测器、RFID 等。

中信息传输方式主要有几类？分别是什么？ITS中信息传输方式主要有四类，分别是交通管理中心和路侧设施的通信，车与交通管理中心通信，车路通讯以及车车通信。

3.什么是并行计算？它的优点有哪些？并行计算就是研究如何把一个需要非常巨大的计算能力才能解决的问题，分成许多小的部分，并把这些部分分配给许多计算机或处理器进行并行处理，最后将这些计算结果综合起来，得到最终的结果优点是可以处理需要庞大运算量的问题系统哪些部分组成，其工作原理是什么？GPS的整个系统空间部分、地面控制部分和用户部分三部分组成。

GPS的基本定位原理是：卫星不间断地发送自身的星历参数和时间信息，用户接收到这些信息后，经过计算求出接收机的三维位置，三维方向以及运动速度和时间信息。

第三章 1.简述感应线圈检测器的工作原理和优缺点感应线圈检测器埋在路面下的环形线圈和能够测量该线圈电感变化的电子设备组成。

并⾏计算题⽬答案汇总第１题（1）什么是并⾏计算？（2）它的优点有哪些？（3）可以通过哪些结构完成并⾏计算？1．并⾏计算就是在并⾏计算或分布式计算机等⾼性能计算系统上所做的超级计算。

（P3）2．计算极⼤地增强了⼈们从事科学研究的能⼒，⼤⼤地加速了把科技转化为⽣产⼒的过程，深刻地改变着⼈类认识世界和改造世界的⽅法和途径。

计算科学的理论和⽅法，作为新的研究⼿段和新的设计与创造技术的理论基础，正推动着当代科学与技术向纵深发展。

（P4）3．单指令多数据流SIMD、对称多处理机SMP、⼤规模并⾏处理机MPP、⼯作站机群COW、分布共享存储DSM多处理机。

（P22）第2题什么是⽹络计算？它的特点？它与分布式计算、集群计算的关系？（P104）⽹络计算：在⼯作站机群COW环境下进⾏的计算称为⽹络计算。

特点：⽹络计算结合了客户机/服务器结构的健壮性、Internet⾯向全球的简易通⽤的数据访问⽅式和分布式对象的灵活性，提供了统⼀的跨平台开发环境，基于开放的和事实上的标准，把应⽤和数据的复杂性从桌⾯转移到智能化的⽹络和基于⽹络的服务器，给⽤户提供了对应⽤和信息的通⽤、快速的访问⽅式。

与分布式计算、集群计算的关系：分布式计算是⼀门计算机科学，它研究如何把⼀个需要⾮常巨⼤的计算能⼒才能解决的问题分成许多⼩的部分，然后把这些部分分配给许多计算机进⾏处理，最后把这些计算结果综合起来得到最终的结果。

集群计算是使⽤多个计算机，如典型的个⼈计算机或UNIX⼯作站；多个存储设备；冗余互联，来组成⼀个对⽤户来说单⼀的⾼可⽤性的系统。

因此，⽹络计算与分布式计算和集群计算都是属于计算密集型，数据密集型和⽹络密集型应⽤。

第3题表征并⾏系统的性能指标有哪些？并⾏系统的加速⽐如何定义？它能否完全确定系统的性能？为什么？a.表征并⾏系统的性能指标主要有：CPU和存储器的基本性能指标，通信开销以及系统机器的成本、价格与性价⽐，还有系统加速⽐和系统可扩放性（p88页3.3）；其中CPU和存储器的基本性能指标包括：⼯作负载，并⾏执⾏时间，存储器的层次结构和存储器的带宽。

第5章课后习题2．假设一条指令的执行过程分为"取指令"、"分析"和"执行"三段，每一段的时间分别为Dt、2Dt和3Dt。

在下列各种情况下，分别写出连续执行n条指令所需要的时间表达式。

(1) 顺序执行方式。

(2) 仅"取指令"和"执行"重叠。

(3) "取指令"、"分析"和"执行"重叠。

3．用一条5个功能段的浮点加法器流水线计算F＝。

每个功能段的延迟时间均相等，流水线的输出端与输入端之间有直接数据通路，而且设置有足够的缓冲寄存器。

要求用尽可能短的时间完成计算，画出流水线时空图，计算流水线的实际吞吐率、加速比和效率。

4．设有一个15000条指令的程序在一台时钟速率为25MHz的线性流水线处理机上执行。

假设该指令流水线有5段，并且每个时钟周期发射一条指令。

忽略由于转移指令和无序执行造成的损失。

(1) 用该流水线执行这一程序，并用流过延迟与其相等的一个等效非流水线处理机执行同一程序，将两者加以比较，并计算其加速比。

(2) 该流水线处理机的效率是多少？(3) 计算该流水线的吞吐率。

5．设有5段流水线处理机的预约表如下：(1) 列出禁止等待时间和冲突向量集。

(2) 画出状态转换图，说明不引起流水线冲突的所有可能的启动序列（循环）。

(3) 根据状态图列出所有简单循环。

(4) 从简单循环中找出迫切循环。

(5) 此流水线的最小平均等待时间(MAL)是多少？(6) 使用此流水线时，列出可允许的最小恒定循环。

(7) 该流水线的最大吞吐率是多少？(8) 如果使用最小恒定循环，则吞吐率是多少？1 2 3 4 5 6S1 X XS2 X XS3 XS4 XS5 X X6．下列汇编代码在一台3段流水线处理机上执行，每一段都有冒险(相关)检测和分解。

这三段是取指令、取操作数（根据要求取一个或者多个）和执行（包括写回操作）。

5.1 为求方程0123=--x x 在区间]6.1,3.1[内的一个根，把方程改写成下列形式，并建立相应的迭代公式，判断各迭代公式的收敛性，给出理由。

(1) 1-1=1-1=1+2k k x x x x :,迭代公式（2）21+21+1=1+1=kk x x x x :,迭代公式 (3) 3121+23+1=+1=/)(:,k k x x x x 迭代公式(4) 1+++1==1-221+23k k k k x x x x x x :,迭代公式 解答：在(1)中,.).()()(,)(,//0758281=1-6121>1-21-='1-1=1-1=23232x x x x x x ϕϕ 故迭代不收敛（由补充推论）。

(2)中1901.03.112)],6.1,3.1[,11)(,113322<=<-='∈∀+=+=x x x x x x x ϕϕ（压缩性），]6.1,3.1[]3.111,6.111[)(22⊂++∈x ϕ（映内性）故迭代收敛。

(3)中，15515.0)3.11(36.12)1(32)],6.1,3.1[,1)(3/223/2232<≈+⨯<+='∈∀+=x x x x x x ϕϕ（压缩性），]6.1,3.1[]6.11,3.11[)(3232⊂++∈x ϕ（映内性）故迭代收敛。

在(4)中，类似证明，迭代收敛。

5.2 考虑求方程0123cos 2=+-x x 根的迭代公式 ,2,01,cos 3241=+=+k x x k k 试证：对R x ∈∀0，该方法收敛，且收敛阶为１。

证明： 收敛性：x x cos 324)(+=ϕ，R x ∈∀0，]324,313[1∈x ，易知 ,2,1],324,313[=∈k x k ， ],324,313[∈∀x 1sin 32)('<=x x ϕ，据全局收敛知必收敛（注意考察序列为 ,2,1=k ）；又],324,313[*∈x 0sin 32)(**'≠=x x ϕ，由定理知必线性收敛。

计算机组成原理第五章习题1.在______的计算机系统中，外设可以和主存储器单元统一编址，因此可以不使用I/O指令。

A. 单总线B. 双总线C. 三总线2.微型计算机中，主机和高速硬盘进行数据交换一般采用______方式。

A. 程序查询方式B. 中断方式C. DMA方式3.计算机主机和终端串行传送数据时，要进行串-并或并-串转换，这样的转换_____。

A. 只有通过专门的硬件来实现B. 可以用软件实现，并非一定用硬件实现C. 只能用软件实现4.主机和设备传送数据时，采用______主机与设备是串行工作的。

A. 程序查询方式B. 中断方式C. DMA方式5. 下述______种情况会提出中断请求。

A. 产生存储周期窃取B. 在键盘输入过程中，每按一次键C. 两数相加结果为零6. 主机与设备传送数据时，采用______，CPU的效率最高。

A. 程序查询方式B. 中断方式C. DMA方式7. 中断发生时，程序计数器内容的保护和更新是由______完成的。

A. 中断隐指令B. 进栈指令和转移指令C. 访存指令8. 中断向量地址是______。

A. 子程序入口地址B. 中断服务程序入口地址C. 中断服务程序入口地址的指示器9. 在中断响应周期，置“0”允许中断触发器是由______完成的。

A. 硬件自动复位B. 程序员在编制中断服务程序时设置的C. 关中断指令10. I/O编址方式可分为统一编址和独立编址，______。

A. 统一编址就是将I/O地址看作是存储器地址的一部分，可用专门的I/O指令对设备进行访问B. 独立编址是指I/O地址和存储器地址是分开的，所以对I/O访问必须有专门的I/O指令C. 统一编址是指I/O地址和存储器地址是分开的，所以可用访存指令实现CPU 对设备的访问11. 目前在小型和微型计算机里最普遍采用的字母与字符编码是______。

A. BCD码B. 十六进制代码C. ASCII码12.I/O与主机交换信息的方式中，中断方式的特点是______。

计算机组成原理第5章习题章习题 1  

第5章 输入输出系统 例5.1 在程序查询方式的输入输出系统中，假设不考虑处理时间，每一个查询操作需要100个时钟周期，CPU的时钟频率为50MHz。现有鼠标和硬盘两个设备，而且CPU必须每秒对鼠标进行30次查询，硬盘以32位字长为单位传输数据，即每32位被CPU查询一次，传输率为2MBps。求CPU对这两个设备查询所花费的时间比率，由此可得出什么结论？个设备查询所花费的时间比率，由此可得出什么结论？ 解： （1）CPU每秒对鼠标进行30次查询，所需的时钟周期数为 100 × 30 = 3000  根据CPU的时钟频率为50MHz，即每秒50×106个时钟周期，故对鼠标的查询占用CPU的时

间比率为 [ 3000 /（50×106）] × 100% = 0.006 %

可见，对鼠标的查询基本不影响CPU的性能。 （2）对于硬盘，每32位被CPU查询一次，故每秒查询 2MB/4B = 512 K 次 

则每秒查询的时钟周期数为 100 × 512 × 1024 = 52.4 ×106 

故对磁盘的查询占用CPU的时间比率为 [（52.4×106）/（50×106）] × 100% = 105 %

可见，即使CPU将全部时间都用于对硬盘的查询也不能满足磁盘传输的要求，因此CPU一般不采用程序查询方式与磁盘交换信息。用程序查询方式与磁盘交换信息。 例5.2 现有三个设备A、B、C，它们的优先级按降序排列。此三个设备的向量地址分别是001010、

001011、001100。设计一个链式排队线路和产生三个向量地址的设备编码器。 

解：

链式排队线路和设备编码器如图5.1所示。图中INTRi（i = A、B、C）为中断请求信号，有请求时INTRi = 1（即iINTR= 0）。INTPi（i = A、B、C）为排队器输出，INTA为中断响应信号。虚线框内为设

备编码器。当中断响应信号INTA有效时，被选中的排队信号INTPi通过设备编码器形成的向量地址，可通过数据总线送至CPU。 计算机组成原理第5章习题章习题 2  

精品文档第 5 章现代计算机：复杂环境下程序执行1、关于现代计算机系统，下列说法正确的是 _____。

(A)计算机就是一个主机箱、一个显示器、一个键盘和一个鼠标；(B)计算机不仅仅是主机箱、显示器、键盘和鼠标，还包括扫描仪、打印机、各种数码设备；(C)计算机不仅仅是如(B)一样的硬件设备，其最重要的部分是软件，安装在该计算机的各种各样的软件才能体现出该计算机功能的强弱；(D)人们认为，计算机不仅仅包括硬件和软件，还包括网络和数据，很多的软件都可通过网络来使用，人们的注意力已经从关注软硬件转移为关注各种各样的数据；(E)上述都不正确。

答案： D解释：本题考核现代计算机系统相关知识；计算机不仅仅包括硬件 (主机箱、显示器、键盘和鼠标，还包括扫描仪、打印机、各种数码设备) 和软件，还包括网络和数据，很多的软件都可通过网络来使用，人们的注意力已经从关注软硬件转移为关注各种各样的数据。

所以 D 正确。

具体内容请参考第五章视频之“现代计算机系统的构成”以及第五章课件。

2、关于普通计算机的主机箱中有什么，下列说法正确的是 _____。

(A)主机箱中有电源，还有一块电路板 -- 即主板。

主板上有一个微处理器(CPU)；(B)主机箱中有电源和主板。

主板上有微处理器和内存 (条)；(C)主机箱中有电源和主板。

主板上有微处理器和内存(条)；还有各种磁盘驱动器被连接到主板上进而接受 CPU 的控制；(D)主机箱中有电源，主板。

主板上有微处理器和内存 (条)；还有各种磁盘驱动器被连接到主板上进而接受 CPU 的控制；主板上还有若干个插槽，这些插槽可用于各种外部设备的接口电路板与主板的连接；主板上也有若干已做好的接口，直接用于连接各种外部设备。

答案： D解释：本题考核计算机的主机箱相关内容；主机箱中有电源，主板。

主板上有微处理器和内存 (条)；还有各种磁盘驱动器被连接到主板精品文档．精品文档上进而接受 CPU 的控制；主板上还有若干个插槽，这些插槽可用于各种外部设备的接口电路板与主板的连接；主板上也有若干已做好的接口，直接用于连接各种外部设备。

第5章习题参考答案1．请在括号内填入适当答案;在CPU 中：1保存当前正在执行的指令的寄存器是 IR ； 2保存当前正在执行的指令地址的寄存器是 AR3算术逻辑运算结果通常放在 DR 和 通用寄存器 ;2．参见图的数据通路;画出存数指令“STO Rl,R2”的指令周期流程图,其含义是将寄存器Rl 的内容传送至R2为地址的主存单元中;标出各微操作信号序列; 解：STO R1, R2的指令流程图及微操作信号序列如下：3．参见图的数据通路,画出取数指令“LAD R3,R0”的指令周期流程图,其含义是将R3为地址主存单元的内容取至寄存器R2中,标出各微操作控制信号序列; 解：LAD R3, R0的指令流程图及为操作信号序列如下：4．假设主脉冲源频率为10MHz,要求产生5个等间隔的节拍脉冲,试画出时序产生器的逻辑图; 解： 5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns,T 2=400ns,T 3=200ns,试画出时序产生器逻辑图;解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可;所以取时钟源提供的时钟周期为200ns,即,其频率为5MHz.；由于要输出3个节拍脉冲信号,而T 3的宽度为2个时钟周期,也就是一个节拍电位的时间是4个时钟周期,所以除了C 4外,还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =,由此可画出逻辑电路图如下：6．假设某机器有80条指令,平均每条指令由4条微指令组成,其中有一条取指微指令是所有指令公用的;已知微指令长度为32位,请估算控制存储器容量; 解：80条指令,平均每条指令由4条微指令组成,其中有一条公用微指令,所以总微指令条数为80 4-1+1=241条微指令,每条微指令32位,所以控存容量为：24132位7．某ALU 器件是用模式控制码M S 3 S 2 S 1 C 来控制执行不同的算术运算和逻辑操作;下表列出各条指令所要求的模式控制码,其中y 为二进制变量,φ为0或l 任选;2,S l ,C 的逻辑表达式;由表可列如下逻辑方程 M=GS 3=H+D+FS 2=A+B+D+H+E+F+G S 1=A+B+F+G C=H+D+Ey+Fy8．某机有8条微指令I1—I8,每条微指令所包含的微命令控制信号如下表所示;a—j分别对应10种不同性质的微命令信号;假设一条微指令的控制字段仅限为8位,请安10位控制字段,现控制字段仅限于8位,那么,为了压缩控制字段的长度,必须设法把一个微指令周期中的互斥性微命令组合在一个小组中,进行分组译码;经分析,e,f,h和b,i,j、或d,i,j和e,f,h、或g,b,j和i,f,h均是不可能同时出现的互斥信号,所以可将其通过2:4译码后输出三个微命令信号00表示该组所有的微命令均无效,而其余四个微命令信号用直接表示方式;因此可用下面的格式安排控制字段;e f h b i je f h d i jf h i bg j9μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位,P1和P2为判别标志,C为进位标志,IR5和IR6为指令寄存器的相应位,T4为时钟周期信号;说明上述逻辑表达式的含义,画出微地址转移逻辑图;解：μA5=P3·IR5·T4μA4=P3·IR4·T4μA3=P1·IR3·T4μA2=P1·IR2·T4μA1=P1·IR1·T4μA0=P1·IR·T4+P2·C·T4用触发器强置端低有效修改,前5个表达式用“与非”门实现,最后1个用“与或非”门实现μA2、μA1、μA触发器的微地址转移逻辑图如下：其他略10．某计算机有如下部件,ALU,移位器,主存M,主存数据寄存器MDR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R0R3,暂存器C和D;1请将各逻辑部件组成一个数据通路,并标明数据流动方向;2画出“ADD R1,R2”指令的指令周期流程图;解：1 设该系统为单总线结构,暂存器C和D用于ALU的输入端数据暂存,移位器作为ALU输出端的缓冲器,可对ALU的运算结果进行附加操作,则数据通路可设计如下：2 根据上面的数据通路,可画出“ADD R1,R2”设R1为目的寄存器的指令周期流程图如下：11．已知某机采用微程序控制方式,控存容量为51248位;微程序可在整个控存中实现转移,控制微程序转移的条件共4个,微指令采用水平型格式,后继微指令地址采用断定方式;请问；1微指令的三个字段分别应为多少位2画出对应这种微指令格式的微程序控制器逻辑框图;解：1 因为容量为51248位,所以下址字段需用9位,控制微程序转移的条件有4个,所以判别测试字段需4位或3位译码,因此操作控制字段的位数48-9-4=35位或48-9-3=36位2微程序控制器逻辑框图参见教材图12．今有4级流水线,分别完成取指、指令译码并取数、运算、送结果四步操作;今假设完成各步 操作的时间依次为100ns,100ns,80ns,50ns;请问； 1流水线的操作周期应设计为多少2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第2条指令要推迟多少时间进行3如果在硬件设计上加以改进,至少需推迟多少时间 答：1 流水操作周期为max100,100,80,50=100ns2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么在第1条指令“送结果”步骤完成后,第2条指令的“取数”步骤才能开始,也就是说,第2条指令要推迟两个操作周期,即200ns 才能进行;3 如果在硬件设计上加以改进,采用定向传送的技术,则只要第1条指令完成“运算”的步骤,第2条指令就可以“取数”了,因此至少需推迟100ns;13．指令流水线有取指IF 、译码ID 、执行EX 、访存MEM 、写回寄存器堆WB 五个过程段,共有20条指令连续输入此流水线;1画出流水处理的时空图,假设时钟周期为100ns;2求流水线的实际吞吐率单位时间里执行完毕的指令数; 3求流水线的加速比; 解：1 流水处理的空图如下,其中每个流水操作周期为100ns ：空间S I 1 I 2 I 15 I 16 I 17 I 18 I 19 I 20WB MEM EXIDIF123456192021222324时间T2 流水线的实际吞吐量：执行20条指令共用5+119=24个流水周期,共2400ns,所以实际吞吐率为：3 流水线的加速比为：设流水线操作周期为τ,则n指令串行经过k个过程段的时间为nkτ；而n条指令经过可并行的k段流水线时所需的时间为k+n-1τ；故20条指令经过5个过程段的加速比为：14．用时空图法证明流水计算机比非流水计算机具有更高的吞吐率;解：设流水计算机的指令流水线分为4个过程段：IF、ID、EX、WB,则流水计算机的时空图如下：空间S I1I2I3I4I5WBEXIDIF12345678时间T 非流水计算机的时空图：空间S I1I2WB EX ID IF1 2 3 4 5 6 7 8 时间T由图中可以看出,同样的8个操作周期内,流水计算机执行完了5条指令,而非流水计算机只执行完了2条指令；由此,可看出流水计算机比非流水计算机具有更高的吞吐率; 15．用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率; 证明：设流水计算机具有k 级流水线,每个操作周期的时间为,执行n 条指令的时间为：()τ⨯-+=1n k T ；吞吐率为：()τ⨯-+=11n k nH而非流水计算机,执行n 条指令的时间为：τ⨯⨯=k n T ；吞吐率为：τ⨯⨯=k n nH 2当n=1时,21H H =；当n>1时,21H H >,即：流水计算机具有更高的吞吐率;16．判断以下三组指令中各存在哪种类型的数据相关 1 I 1 LAD R1,A ； MA →R1,MA 是存储器单元 I 2 ADD R2,Rl ； R2+R1→R2 2 I 1 ADD R3,R4 ； R3+R4→R3 I 2 MUL R4,R5 ； R4R5→R43 I 1 LAD R6,B ； MB →R6,MB 是存储器单元I 2 MUL R6,R7 ； R6 R7→R6 解：1 I 1的运算结果应该先写入R 1,然后再在I 2中读取R 1的内容作为操作数,所以是发生RAW “写后读”相关2 WAR3 RAW 和WAW 两种相关17．参考图所示的超标量流水线结构模型,现有如下6条指令序列： I 1 LAD R1,B ； MB →R1,MB 是存储器单元 I 2 SUB R2,Rl ； R2-R1→R2 I 3 MUL R3,R4 ； R3R4→R3 I 4 ADD R4,R5 ； R4+R5→R4I 5 LAD R6,A ； MA →R6,MA 是存储器单元 I 6 ADD R6,R7 ； R6+R7→R6请画出：1按序发射按序完成各段推进情况图; 2按序发射按序完成的流水线时空图; 解：(1) 按序发射按序完成各段推进情况图如下仍设F 、D 段要求成对输入；F 、D 、W 段只需1个周期；加需要2个周期；乘需要3个周期；存/取数需要1个周期；执行部件内部有定向传送,结果生成即可使用：取指段译码段执行段取/存加法器乘法器写回段1234567891011时钟I1I2超标量流水线的时空图。

第5章习题参考答案1．请在括号内填入适当答案。

在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。

2．参见图5.15的数据通路。

画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。

标出各微操作信号序列。

解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。

解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。

解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。

解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。

所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。