集成电路中器件互联线的研究 王锴 摘要：集成电路的互连线问题当今集成电路领域的一个研究热点,随着半导体器件和互连线尺寸的不断缩小,越来越多的关键设计指标，如性能、抗扰度等将主要取决于互连线,或受互连线的严重影响。为了加强对于互连线技术的了解和对互连线问题的进行研究,文章讨论了互连线发展的缘由和互连线材料。 关键词：:超大规模集成电路互连线问题建模金属互连线 1引言 集成电路工业作为信息产业的基础,对国民经济和社会发展产生着日益重要的影响。而在集成电路发展的大部分时间里，芯片上的互连线几乎总像是“二等公民”，它们只是在特殊的情形在或当进行高精度分析时才以予考虑。随着深亚微米半导体工艺的出现，这一情形已发生了迅速的变化。由导线引起的寄生效应所显示的尺寸缩小特性并不与如晶体管等有源器件相同，随着器件尺寸的缩小和电路速度的提高，它们常常变得非常重要。事实上它们已经开始支配数字集成电路一些相关的特性指标，如速度、能耗和可靠性。这一情形会由于工艺的进步而更加严重，因为后者可以经济可行地生产出更大尺寸的芯片，从而加大互连线的平均长度以及相应的寄生效应。因此仔细深入得分析半导体工艺中互连线的作用和特性不仅是人们所希望的，也是极为重要的。这使得互连线影响、或以互连线为中心的集成电路设计方法学和计算机辅助设计技术成为了集成电路领域的研究热点。2 集成电路互连线发展缘由 一般认为，硅材料的加工极限是10nm 线宽。我们都知道，从工艺水平来看，集成电路发展实现了从微米级别（0.5um，0.35um，0.18um，0.13um）到纳米级别（100nm，90nm，65nm，45nm，28nm，22nm）的跨越。目前Intel、Samsung、TSMC等跨国跨地区企业先后进入22nm工业化量产工艺节点。随着集成电路向超深亚微米的迈进，即制造工艺由已经可以规模量产的28nm 进一步朝22nm，18nm提升，并向10nm逼近时，摩尔定律在集成电路技术发展中的适用性开始受到挑战。 由于器件特征尺寸的进一步微缩，虽然电路的门延迟减小，但是特征尺寸的减小将导致互连引线横截面和线间距的减小。互连线的横截面和间距的减小，将不可避免的使得互连延迟效应变得更加严重。为了应对特征尺寸进一步缩小而带来的互连延迟的问题，产业界开始通过研发新材料、新结构、
分类材料电导率 导体铝、金、钨、铜等105S ·cm -1 第二章IC 制造材料、结构与理论 2.1 集成电路材料 1 半导体硅、锗、砷化镓、 磷化铟等10-9~102S ·cm -1 绝缘体SiO 2、SiON 、Si 3N 4等10-22~10-14S ·cm -1IC 的衬底材料----构建复杂的材料系统、固态器件、集成电路 IC 的基本元件是依据半导体特性构成的
半导体特性： 掺入杂质可改变电导率---制造不同的半导体材料 热敏效应---热敏器件、热稳定性下降 光电效应---光敏电阻、光电晶体管、光电耦合器 注入电流----发光，可制造发光二极管和激光二极管。 2
2.1.1 硅(Si) ?基于硅的多种工艺技术： 双极型晶体管（BJT ） 结型场效应管（J-FET ）3P 型、N 型MOS 场效应管 双极CMOS （BiCMOS ） ?来源丰富、技术成熟、集成度高、晶圆尺寸大、芯片速度快、价格低廉?占领了90％的IC 市场
2.1.2 砷化镓(GaAs) ?具有更高的载流子迁移率， 和近乎半绝缘的电阻率 能工作在超高速超高频 4 ?GaAs 的优点: 电子迁移率高，f T 达150GHz ，毫米波、超高速电路 导带价带位置—电子空穴直接复合--可制作发光器件LED\LD\OEIC—光纤数字传输禁带宽度—载流子密度低--更高的温度/更好的抗辐射性能 兼顾速度与功耗，在微米毫米波范围内GaAs IC 处于主导地位 ?GaAs IC 的三种有源器件: MESFET, HEMT 和HBT
2.1.3磷化铟(InP) ?能工作在超高速超高频 ?三种有源器件: MESFET, HEMT和HBT ?电子空穴直接复合—发光器件、OEIC ?GaInAsP/InP系统发出激光波长0.92-1.65um 覆盖了玻璃光纤的最小色散（1.3um）和最小衰减 （1.55um）的两个窗口，广泛应用于光纤通信系统中。 ?技术不够成熟 5
1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。
UESTC-Ning Ning 1 Chapter 2 Chip Level Interconnection 宁宁 芯片互连技术 集成电路封装测试与可靠性
UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性
UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )
UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )
第3章集成电路中的器件结构 3．1 电学隔离的必要性和方法 第2章中给出了二极管、双极型晶体管和MOS场效应晶体管的截面剖图(见图2—14、图2—19和图2—31)。图中显示了这些器件的主要特征，但这种结构不能直接用于集成电路之中，在集成电路中它们的结构要复杂得多。 一块集成电路中含有百万以至千万个二极管、晶体管以及电阻、电容等元件，而且它们都是做在一个硅芯片上，即共有同一个硅片衬底。因此，如果不把它们在电学上一一隔离起来，那么各个元器件就会通过半导体衬底相互影响和干扰，以至整个芯片无法正常工作，这是集成电路设计和制造时首先要考虑的问题。为此要引入隔离技术，然后在隔离的基础上根据电路要求把相关的各元器件端口连接起来，以实现电路的功能。 在现代集成电路技术中，通常采用以下两种电学隔离方法：①通过反向PN结进行隔离；②采用氧化物(二氧化硅)加以隔离。这两种方法能较好地实现直流隔离，其缺点是都会增加芯片面积并引入附加的电容。 现以MOS管为例说明反向PN结的隔离作用。如在一个硅片衬底上有两个N沟 MOS管，其结构与PN结的隔离作用见图3～1。 图3一l PN结隔离作用 在每个N沟MOS管的源与衬底之间加一负偏压或将两者直接短路后接地，就可防止电流流向衬底。同时由于两管的漏端总是处于正电压，漏与衬底结处于反向，沟道与衬底之间也形成一反向结，因此两个MOS管之间在电学上也就被隔离。 这是MOS场效应晶体管在结构上的一个固有优点，即可以利用MOS管本身的PN结实现隔离而不需增加新的PN结。 对于双极型晶体管常采用氧化物隔离方法，即在形成三极管区域的四周构筑一隔离环，该隔离环为二氧化硅绝缘体，因而集成电路中的各个三极管之间，以及各三极管与其他元件(如电阻、电容等)之间是完全电隔离的。氧化物隔离的示意图见图3—2。图中有两个三极管，每个三极管四周被二氧化硅所包围，因而这两个三极管在电学上完全被隔离，其横截面图将示于3．3节中
教你认识如何看懂集成电路的线路图 集成电路应用电路图功能集成电路应用电路图具有下列一些功能： ①它表达了集成电路各引脚外电路结构、元器件参数等，从而表示了某一集成电路的完整工作情况。 ②有些集成电路应用电路中，画出了集成电路的内电路方框图，这时对分析集成电路应用电路是相当方便的，但这种表示方式不多。 ③集成电路应用电路有典型应用电路和实用电路两种，前者在集成电路手册中可以查到，后者出现在实用电路中，这两种应用电路相差不大，根据这一特点，在没有实际应用电路图时可以用典型应用电路图作参考，这一方法修理中常常采用。 ④一般情况集成电路应用电路表达了一个完整的单元电路，或一个电路系统，但有些情况下一个完整的电路系统要用到两个或更多的集成电路。 .集成电路应用电路特点集成电路应用电路图具有下列一些特点： ①大部分应用电路不画出内电路方框图，这对识图不利，尤其对初学者进行电路工作分析时更为不利。 ②对初学者而言，分析集成电路的应用电路比分析分立元器件的电路更为困难，这是对集成电路内部电路不了解的原缘，实际上识图也好、修理也好，集成电路比分立元器件电路更为方便。 ③对集成电路应用电路而言，大致了解集成电路内部电路和详细了解各引脚作用的情况下，识图是比较方便的。这是因为同类型集成电路具有规律性，在掌握了它们的共性后，可以方便地分析许多同功能不同型号的集成电路应用电路。 .集成电路应用电路识图方法和注意事项分析集成电路的方法和注意事项主要有下列几点：(1)了解各引脚的作用是识图的关键了解各引脚的作用可以查阅有关集成电路应用手册。知道了各引脚作用之后，分析各引脚外电路工作原理和元器件作用就方便了。例如：知道①脚是输入引脚，那么与①脚所串联的电容是输入端耦合电路，与①脚相连的电路是输入电
集成电路技术及其发展趋势 摘要目前，以集成电路为核心的电子产业已超过以汽车、石油、钢铁为代表的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。作为当今世界竞争的焦点，拥有自主知识产权的集成电路已日益成为经济发展的命脉、社会进步的基础、国际竞争的筹码和国家安全的保障。 关键词集成电路系统集成晶体管数字技术
第一章绪论 1947年12月16日，基于John Bardeen提出的表面态理论、Willianm Shockley给出的放大器基本设想以及Walter Brattain设计的实验，美国贝尔实验室第一次观测到具有放大作用的晶体管。1958年12月12日，美国德州仪器公司的Jack 发明了全世界第一片集成电路。这两项发明为微电子技术奠定了重要的里程碑，使人类社会进入到一个以微电子技术为基础、以集成电路为根本的信息时代。50多年来，集成电路已经广泛地应用于军事、民用各行各业、各个领域的各种电子设备中，如计算机、手机、DVD、电视、汽车、医疗设备、办公电器、太空飞船、武器装备等。集成电路的发展水平已经成为衡量一个国家现代化水平和综合实力的重要标志[1]。 现代社会是高度电子化的社会。在日常生活中，小到电视机、计算机、手机等电子产品，大到航空航天、星际飞行、医疗卫生、交通运输等行业的大型设备，几乎都离不开电路系统的应用。构成电路系统的基本元素为电阻、电容、晶体管等元器件。早期的电路系统是将分立的元器件按照电路要求，在印刷电路板上通过导线连接实现的。由于分立元件的尺寸限制，在一块印刷电路板上可容纳的元器件数量有限。因此，由分立元器件在印刷电路板上构成的电路系统的规模受到限制。同时，这种电路还存在体积大、可靠性低及功耗高等问题。 半导体集成电路是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路规则，互连“集成”在一块半导体单晶片上。封装在一个外壳内，执行特定的电路或系统功能。与印刷电路板上电路系统的集成不同，在半导体集成电路中，构成电路系统的所有元器件及其连线是制作在同一块半导体材料上的，材料、工艺、器件、电路、系统、算法等知识的有机“集成”，使得电路系统在规模、速度、可靠性和功耗等性能上具有不可比拟的优点，已经广泛的应用于日常生活中。半导体集成电路技术推动了电子产品的小型化、信息化和智能化进程。它彻底改变了人类的生活方式，成为支撑现代化发展的基石[2]。 1959年，英特尔(Intel)的始创人，Jean Hoerni 和Robert Noyce，在Fairchild Semiconductor开发出一种崭新的平面科技，令人们能在硅威化表面铺上不同的物料来制作晶体管，以及在连接处铺上一层氧化物作保护。这项技术上的突破取代了以往的人手焊接。而以硅取代锗使集成电路的成本大为下降，令
几种常见集成电路的电路结构图及说明 本文简单介绍了四种基本集成电路。 数字电路 数字电路处理的是离散的非连续的电信号（称为数字信号）。研究数字电路就是要研究数字信号的产生，放大、整形、传送、控制、记忆和计数等问题。数字电路主要有以下两个特点：第一，数字电路的工作信号是不连续的数字信号，它在电路中只表现为信号的有、无或电平的高，低。所以，数字电路中的晶体管多工作在开关状态，即晶体管要么是"饱和"，要么是"截止"，而"放大"只是过渡状态。由于数字电路工作时只要求能可靠地判别信号的有、无或电平的高、低两种状态，因此电路对精度的要求不高，适于集成化。第二，数字电路研究的对象是电路的输出与输入之间的逻辑关系，其处理的主要波形如下图： 模拟电路 模拟电路是研究在时间上数值大小其过程是连续的一种物理量。主要应用在完成信号放大处理的驱动终端负载等领域。主要方法是工作点的设置。工具有图解法及结算法。通过对模拟电路的设计又以完成对各种信号的处理需求：如宇宙飞船发回的信号进行数万倍的放大，其要处理波形如下图： 微分电路 电路结构如图，微分电路可把矩形波转换为尖脉冲波，此电路的输出波形只反映输入波形的突变部分，即只有输入波形发生突变的瞬间才有输出。而对恒定部分则没有输出。输出的尖脉冲波形的宽度与R*C有关（即电路的时间常数），R*C越小，尖脉冲波形越尖，反之则宽。此电路的R*C必须远远少于输入波形的宽度，否则就失去了波形变换的作用，变为一般的RC耦合电路了，一般R*C少于或等于输入波形宽度的1/10就可以了。
积分电路 电路结构如图，积分电路可将矩形脉冲波转换为锯齿波或三角波，还可将锯齿波转换为抛物波。电路原理很简单，都是基于电容的冲放电原理，这里就不详细说了，这里要提的是电路的时间常数R*C，构成积分电路的条件是电路的时间常数必须要大于或等于10倍于输入波形的宽度。
材料与器件櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶 Materials and Devices DOI ：10.3969/j.issn.1003－353x.2011.11.003 基金项目：国家科技重大专项资助项目（2011ZX02705－004） 集成电路互连线用高纯铜靶材及相关问题研究 高岩1，2，王欣平1，2，何金江1，2，董亭义1，2，蒋宇辉1，2，江轩 1，2 （1.北京有色金属研究总院，北京100088； 2.有研亿金新材料股份有限公司，北京102200）摘要：随着半导体技术的发展，芯片特征尺寸缩小到深亚微米和纳米时，铜互连技术在集成电路的设计和制造中成为主流技术，从而对高纯铜靶材的要求越来越高。从靶材制造的角度利用材料学的知识对铜靶材的晶体结构、纯度、致密度、微观组织及焊接性能等方面作了分析，并且较全面地分析了可能影响靶材溅射性能的很多关键因素，从而为靶材供应商和集成电路制造商对于铜靶材的了解搭建了桥梁，为进一步开发超大尺寸的高纯铜靶材打下基础。 关键词：集成电路IC ；互连线；焊接强度；铜靶材；溅射中图分类号：TG146.11 文献标识码：A 文章编号：1003－353X （2011）11－0826－05 Research on Copper Sputtering Targets in ULSI and Related Problems Gao Yan 1，2，Wang Xinping 1，2，He Jinjiang 1，2，Dong Tingyi 1，2，Jiang Yuhui 1，2，Jiang Xuan 1， 2 （1.General Research Institute for Non-Ferrous Metals ，Beijing 100088，China ； 2.GRIKIN Advanced Materials Co．，Ltd．，Beijing 102200，China ） Abstract ：With the development of semiconductor technology ，the dimension of CMOS chip reduces into micrometer and nanometer．The technology of copper interconnection is the mainstream technology ，so the requests of the copper target are more and more rigor．From the point of view of the target in manufacture ，crystal structure ，purity ，compact ability ，microstructure and bonding of copper target capability are analyzed ，using the knowledge of material．The key factors influenced the performances of target sputtering are analyzed．A bridge between the copper target provider and the factory of CMOS chip is put up ，and the base for the next generation copper targets is built． Key words ：integrated circuit （IC ）；interconnection ；solder strength ；copper target ；sputter EEACC ：0530 0引言 随着集成电路特征尺寸的不断减小，互连线的 RC 延时成为影响电路速度的主要问题。因此，寻找电阻率较低的导电材料和介电常数较低的介质材料成为超大规模集成电路工艺的一大发展方向。因此铜材料成为替代铝材料的最优选择。 铜布线与铝布线相比有如下优点：铜的电阻率比铝低；铜导电性好，易冷却，在较大温度范围内 保持好的可靠性；铜与低介电常数（k ≤3）材料的结合要比铝与SiO 2（k =4）的结合好，它能减少IC 布线的层数；铜布线能提高IC 芯片的速度，在逻辑IC 中速度可提高4倍；铜布线工艺步骤少，能降低成本，一般铜布线制造成本是铝布线的70% 80%等。因此，铜布线替代铝布线是一种发展趋势 ［1］ 。 目前，世界上生产130nm 逻辑器件的公司大多数使用的是铜互连工艺，所淀积的铜质量的好坏直接关系到铜电阻率的大小以及抗电迁移性能的好坏。因此如何在高宽比越来越大的深亚微米刻槽中
【集成电路(IC)】电子专业术语英汉对照加注解 电子专业英语术语 ★rchitecture（结构）：可编程集成电路系列的通用逻辑结构。 ★ASIC（Application Specific Integrated Circuit－专用集成电路）：适合于某一单一用途的集成电路产品。 ★ATE（Automatic Test EQUIPment－自动测试设备）：能够自动测试组装电路板和用于莱迪思ISP 器件编程的设备。 ★BGA（Ball Grid Array－球栅阵列）：以球型引脚焊接工艺为特征的一类集成电路封装。可以提高可加工性，减小尺寸和厚度，改善了噪声特性，提高了功耗管理特性。 ★Boolean Equation（逻辑方程）：基于逻辑代数的文本设计输入方法。 ★Boundary Scan Test（边界扫描测试）：板级测试的趋势。为实现先进的技术所需要的多管脚器件提供了较低的测试和制造成本。 ★Cell-Based PLD（基于单元的可编程逻辑器件）：混合型可编程逻辑器件结构，将标准的复杂的可编程逻辑器件（CPLD）和特殊功能的模块组合到一块芯片上。 ★CMOS（Complementary Metal Oxide Semiconductor－互补金属氧化物半导体）：先进的集成电路★加工工艺技术，具有高集成、低成本、低能耗和高性能等特征。CMOS 是现在高密度可编程逻辑器件（PLD）的理想工艺技术。 ★CPLD（Complex Programmable Logic Device－复杂可编程逻辑器件）：高密度的可编程逻辑器件，包含通过一个中央全局布线区连接的宏单元。这种结构提供高速度和可预测的性能。是实现高速逻辑的理想结构。理想的可编程技术是E2CMOS?。 ★Density （密度）：表示集成在一个芯片上的逻辑数量，单位是门（gate）。密度越高，门越多，也意味着越复杂。 ★Design Simulation（设计仿真）：明确一个设计是否与要求的功能和时序相一致的过程。★E2CMOS?（Electrically Erasable CMOS－电子可擦除互补金属氧化物半导体）：莱迪思专用工艺。基于其具有继承性、可重复编程和可测试性等特点，因此是一种可编程逻辑器件（PLD）的理想工艺技术。 ★EBR（Embedded BLOCk RAM－嵌入模块RAM）：在ORCA 现场可编程门阵列（FPGA）中的RAM 单元，可配置成RAM、只读存储器（ROM）、先入先出（FIFO）、内容地址存储器（CAM）等。 ★EDA（Electronic Design Automation－电子设计自动化）：即通常所谓的电子线路辅助设计软件。 ★EPIC （Editor for Programmable Integrated Circuit－可编程集成电路编辑器）：一种包含在★ORCA Foundry 中的低级别的图型编辑器，可用于ORCA 设计中比特级的编辑。★Explore Tool（探索工具）：莱迪思的新创造，包括ispDS+HDL 综合优化逻辑适配器。探索工具为用户提供了一个简单的图形化界面进行编译器的综合控制。设计者只需要简单地点击鼠标，就可以管理编译器的设置，执行一个设计中的类似于多批处理的编译。 ★Fmax：信号的最高频率。芯片在每秒内产生逻辑功能的最多次数。 ★FAE（Field Application Engineer－现场应用工程师）：在现场为客户提供技术支持的工程师。 ★Fabless：能够设计，销售，通过与硅片制造商联合以转包的方式实现硅片加工的一类半导体公司。
芯片互联技术的研究现状与发展趋势 许健华 （桂林电子科技大学机电工程学院，广西桂林） 摘要：概述了芯片级互联技术中的引线键合、载带自动键合、倒装芯片，其中倒装芯片技术是目前半导体封装的主流技术，从微电子封装技术的发展历程可以看出，IC芯片与微电子封装互联技术是相互促进、协调发展、密不可分的，微电子封装技术将向小型化、高性能并满足环保要求的方向发展。将介绍芯片互联一些技术与未来发展趋势。 关键词：微电子封装；芯片互联；倒装焊；微组装技术；发展现状 Chipinterconnection technology research status and development trend Xu Jian-hua (Gulin university of electronic technology institute of electrical and mechanical engineering,Guilin,China) Abstract:Summarizes the wire bonding of chip-level interconnection technology,loaded with automatic bonding,flip-chip,including flip-chip technology is the mainstream of the semiconductor packaging technology.Can be seen from the development of microelectronics packaging technology;IC chip and microelectronic package interconnection technology is mutual promotion,coordinated development, inseparable, microelectronics packaging technology to the direction of miniaturization,high performance and meet the requirements of environmental protection. Key words: Microelectronics packaging; Chip interconnection;Flip-chipbonded;Microassemblytechnology;Development situation 前言： 从上世纪九十年代以来，以计算机（computer）、通信（comunication）和家用电器等消费类电子产品（consumer electronics）为代表的IT产业得到迅猛发展。微电子产业已成为当今世界第一大产业，也是我国国民经济的支柱产业。现代微电子产业逐渐演变为设计、制造和封装三个独立产业。微电子封装技术是支持IT产业发展的关键技术，作为微电子产业的一部分，近年来发展迅速：微电子封装是将数十万乃至数百万个半导体元件（即集成电路芯片）组装成一个紧凑的封装体，由外界提供电源，并与外界进行信息交流。微电子封装可以保证IC在处理过程中芯片免受机械应力：环境应力例如潮气和污染以及静电破坏。封装必须满足器件的各种性能要求，例如在电学（电感、电容、串扰）、热学（功率耗散、结温、质量）、可靠性以及成本控制方面的各项性能指标要求。 现代电子产品高性能的普遍要求，计算机技术的高速发展和LSI，VLSI，ULSI的普及应用，对PCB 的依赖性越来越大，要求越来越高。PCB制作工艺中的高密度、多层化、细线路等技术的应用越来越广。 其中集成电路IC封装设备的发展与芯片技术的发展是相辅相成的。新一代IC的出现常常要求有新的封装形式，而封装形式的进步又将反过来促成芯片技术向前发展。它已经历了三个发展阶段：第一阶段为上世纪80年代以前，封装的主体技术是针脚插装；第二阶段是从上世纪80年代中期开始，表面贴装技术成为最热门的组装技术，改变了传统PTH插装形式，通过微细的引线将集成电路芯片贴装到基板上，大大提高了集成电路的特性，而且自动化程度也得到了很大的提高；第三阶段为上世纪90年代，随着器件封装尺寸的进一步小型化，出现了许多新的封装技术和封装形式，其中最具有代表性的技术引线键合、载带自动焊、有球栅阵列、倒装芯片和多芯片组件等，这些新技术大多采用了面阵引脚，封装密度大为提高，在此基础上，还出现了芯片规模封装和芯片直接倒装贴装技术，因此芯片互联技术得到大力发展。
集成电路的现状与发展趋势 1、国内外技术现状及发展趋势 目前，以集成电路为核心的电子信息产业超过了以汽车、石油、钢铁为代表的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。1999年全球集成电路的销售额为1250亿美元，而以集成电路为核心的电子信息产业的世界贸易总额约占世界GNP的3%，现代经济发展的数据表明，每l~2元的集成电路产值，带动了10元左右电子工业产值的形成，进而带动了100元GDP的增长。目前，发达国家国民经济总产值增长部分的65%与集成电路相关；美国国防预算中的电子含量已占据了半壁江山（2001年为43.6%）。预计未来10年内，世界集成电路销售额将以年平均15%的速度增长，2010年将达到6000~8000亿美元。作为当今世界经济竞争的焦点，拥有自主版权的集成电路已曰益成为经济发展的命脉、社会进步的基础、国际竞争的筹码和国家安全的保障。 集成电路的集成度和产品性能每18个月增加一倍。据专家预测，今后20年左右，集成电路技术及其产品仍将遵循这一规律发展。集成电路最重要的生产过程包括：开发EDA（电子设计自动化）工具，利用EDA进行集成电路设计，根据设计结果在硅圆片上加工芯片（主要流程为薄膜制造、曝光和刻蚀），对加工完毕的芯片进行测试，为芯片进行封装，最后经应用开发将其装备到整机系统上与最终消费者见面。 20世纪80年代中期我国集成电路的加工水平为5微米，其后，经历了3、1、0.8、0.5、0.35微米的发展，目前达到了0.18 微米的水平，而当前国际水平为0.09微米（90纳米），我国与之相差约为2-3代。 （1）设计工具与设计方法。随着集成电路复杂程度的不断提高，单个芯片容纳器件的数量急剧增加，其设计工具也由最初的手工绘制转为计算机辅助设计（CAD），相应的设计工具根据市场需求迅速发展，出现了专门的EDA工具供应商。目前，EDA主要市场份额为美国的Cadence、Synopsys和Mentor等少数企业所垄断。中国华大集成电路设计中心是国内唯一一家EDA开发和产品供应商。 由于整机系统不断向轻、薄、小的方向发展，集成电路结构也由简单功能转向具备更多和更为复杂的功能，如彩电由5片机到3片机直到现在的单片机，手机用集成电路也经历了由多片到单片的变化。目前，SoC作为系统级集成电路，能在单一硅芯片上实现信号采集、转换、存储、处理和I/O等功能，将数字电路、存储器、MPU、MCU、DSP等集成在一块芯片上实现一个完整系统的功能。它的制造主要涉及深亚微米技术，特殊电路的工艺兼容技术，设计方法的研究，嵌入式IP核设计技术，测试策略和可测性技术，软硬件协同设计技术和安全保密技术。SoC以IP复用为基础，把已有优化的子系统甚至系统级模块纳入到新的系统设计之中，实现了集成电路设计能力的第4次飞跃。
1 Chapter 2 Chip Level Interconnection 芯片互连技术 集成电路封装测试与可靠性
UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性
UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )
UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )
第3章 集成电路中的器件结构 3．1 电学隔离的必要性和方法 第2章中给出了二极管、双极型晶体管和MOS场效应晶体管的截面剖图(见图2—14、图2—19和图2—31)。图中显示了这些器件的主要特征，但这种结构不能直接用于集成电路之中，在集成电路中它们的结构要复杂得多。 一块集成电路中含有百万以至千万个二极管、晶体管以及电阻、电容等元件，而且它们都是做在一个硅芯片上，即共有同一个硅片衬底。因此，如果不把它们在电学上一一隔离起来，那么各个元器件就会通过半导体衬底相互影响和干扰，以至整个芯片无法正常工作，这是集成电路设计和制造时首先要考虑的问题。为此要引入隔离技术，然后在隔离的基础上根据电路要求把相关的各元器件端口连接起来，以实现电路的功能。 在现代集成电路技术中，通常采用以下两种电学隔离方法：①通过反向PN结进行隔离；②采用氧化物(二氧化硅)加以隔离。这两种方法能较好地实现直流隔离，其缺点是都会增加芯片面积并引入附加的电容。 现以MOS管为例说明反向PN结的隔离作用。如在一个硅片衬底上有两个N沟 MOS管，其结构与PN结的隔离作用见图3～1。 图3一l PN结隔离作用 在每个N沟MOS管的源与衬底之间加一负偏压或将两者直接短路后接地，就可防止电流流向衬底。同时由于两管的漏端总是处于正电压，漏与衬底结处于反向，沟道与衬底之间也形成一反向结，因此两个MOS管之间在电学上也就被隔离。 这是MOS场效应晶体管在结构上的一个固有优点，即可以利用MOS管本身的PN结实现隔离而不需增加新的PN结。 对于双极型晶体管常采用氧化物隔离方法，即在形成三极管区域的四周构筑一隔离环，该隔离环为二氧化硅绝缘体，因而集成电路中的各个三极管之间，以及各三极管与其他元件(如电阻、电容等)之间是完全电隔离的。氧化物隔离的示意图见图3—2。图中有两个三极管，每个三极管四周被二氧化硅所包围，因而这两个三极管在电学上完全被隔离，其横截面图将示于3．3节中的图3—5。 3．2二极管的结构 用于集成电路中的二极管，其制作步骤和实际结构示于图3—3。
超大规模集成电路铜互连电镀工艺 摘要:介绍了集成电路铜互连双嵌入式工艺和电镀铜的原理;有机添加剂在电镀铜中的重要作用及对添加剂含量的监测技术;脉冲电镀和化学电镀在铜互连技术中的应用 ;以及铜互连电镀工艺的发展动态。关键词:集成电路,铜互连,电镀,阻挡层 1.双嵌入式铜互连工艺随着芯片集成度的不断提高,铜已经取代铝成为超大规模集成电路制造中的主流互连技术。作为铝的替代物,铜导线可以降低互连阻抗,降低功耗和成本,提高芯片的集成度、器件密度和时钟频率。由于对铜的刻蚀非常困难,因此铜互连采用双嵌入式工艺,又称双大马士革工艺(Dual Damascene),如图1所示,1)首先沉积一层薄的氮化硅(Si3N4)作为扩散阻挡层和刻蚀终止层,2)接着在上面沉积一定厚度的氧化硅(SiO2),3)然后光刻出微通孔(Via),4)对通孔进行部分刻蚀,5)之后再光刻出沟槽(Trench),6)继续刻蚀出完整的通孔和沟槽,7)接着是溅射(PVD)扩散阻挡层(TaN/Ta)和铜种籽层(Seed Layer)。Ta的作用是增强与Cu的黏附性,种籽层是作为电镀时的导电层,8)之后就是铜互连线的电镀工艺,9)最后是退火和化学机械抛光(CMP),对铜镀层进行平坦化处理和清洗。图1 铜互连双嵌入式工艺示意图电镀是完成铜互连线的主要工艺。集成电路铜电镀工艺通常采用硫酸盐体系的电镀液,镀液由硫酸铜、硫酸和水组成,呈淡蓝色。当电源加在铜(阳极)和硅片(阴极)之间时,溶液中产生电流并形成电场。阳极的铜发生反应转化成铜离子和电子 ,同时阴极也发生反应,阴极附近的铜离子与电子结合形成镀在硅片表面的铜,铜离子在外加电场的作用下,由阳极向阴极定向移动并补充阴极附近的浓度损耗,如图2所示。电镀的主要目的是在硅片上沉积一层致密、无孔洞、无缝隙和其它缺陷、分布均匀的铜。图2 集成电路电镀铜工艺示意图 2. 电镀铜工艺中有机添加剂的作用由于铜电镀要求在厚度均匀的整个硅片镀层以及电流密度不均匀的微小局部区域(超填充区)能够同时传输差异很大的电流密度,再加上集成电路特征尺寸不断缩小,和沟槽深宽比增大,沟槽的填充效果和镀层质量很大程度上取决于电镀液的化学性能,有机添加剂是改善电镀液性能非常关键的因素,填充性能与添加剂的成份和浓度密切相关,关于添加剂的研究一直是电镀铜工艺的重点之一[1,2]。目前集成电路铜电镀的添加剂提供商有Enthone、Rohm&Haas等公司,其中Enthone公司的ViaForm系列添加剂目前应用较广泛。ViaForm系列包括三种有机添加剂:加速剂(Accelerator)、抑制剂(Suppressor)和平坦剂(Leverler)。当晶片被浸入电镀槽中时,添加剂立刻吸附在铜种籽层表面,如图3所示。沟槽内首先进行的是均匀性填充,填充反应动力学受抑制剂控制。接着,当加速剂达到临界浓度时,电镀开始从均匀性填充转变成由底部向上的填充。加速剂吸附在铜表面,降低电镀反应的电化学反应势,促进快速沉积反应。当沟槽填充过程完成后,表面吸附的平坦剂开始发挥作用,抑制铜的继续沉积,以减小表面的粗糙度。加速剂通常是含有硫或及其官能团的有机物,例如聚二硫二丙烷磺酸钠(SPS),或3-巯基丙烷磺酸(MPSA)。加速剂分子量较小,一般吸附在铜表面和沟槽底部,降低电镀反应的电化学电位和阴极极化,从而使该部位沉积速率加快,实现沟槽的超填充。抑制剂包括聚乙二醇(PEG)、聚丙烯二醇和聚乙二醇的共聚物,一般是长链聚合物。抑制剂的平均相对分子质量一般大于1000,有效性与相对分子质量有关,扩散系数低,溶解度较小,抑制剂的含量通常远大于加速剂和平坦剂。抑制剂一般大量吸附在沟槽的开口处,抑制这部分的铜沉
教你如何看懂集成电路的线路图 集成电路应用电路图具有以下功能： 1.它表达了集成电路各引脚外电路结构、元器件参数等，从而表示了某一集成电路的完整工作情况。 2.有些集成电路应用电路中，画出了集成电路的内电路方框图，这时对分析集成电路应用电路是相当方便的，但这种表示方式不多。 3.集成电路应用电路有典型应用电路和实用电路两种，前者在集成电路手册中可以查到，后者出现在实用电路中，这两种应用电路相差不大，根据这一特点，在没有实际应用电路图时可以用典型应用电路图作参考，这一方法修理中常常采用。 4.一般情况集成电路应用电路表达了一个完整的单元电路，或一个电路系统，但有些情况下一个完整的电路系统要用到两个或更多的集成电路。 集成电路应用电路具有以下特点： 1.大部分应用电路不画出内电路方框图，这对识图不利，尤其对初学者进行电路工作分析时更为不利。 2.对初学者而言，分析集成电路的应用电路比分析分立元器件的电路更为困难，这是对集成电路内部电路不了解的原缘，实际上识图也好、修理也好，集成电路比分立元器件电路更为方便。 3.对集成电路应用电路而言，大致了解集成电路内部电路和详细了解各引脚作用的情况下，识图是比较方便的。这是因为同类型集成电路具有规律性，在掌握了它们的共性后，可以方便地分析许多同功能不同型号的集成电路应用电路。 集成电路的方法和注意事项主要以下几点： 1.了解各引脚的作用是识图的关键了解各引脚的作用可以查阅有关集成电路应用手册。知道了各引脚作用之后，分析各引脚外电路工作原理和元器件作用就方便了。例如：知道①脚是输入引脚，那么与①脚所串联的电容是输入端耦合电路，与①脚相连的电路是输入电路。 2.了解集成电路各引脚作用的三种方法了解集成电路各引脚作用有三种方法：一是查阅有关资料;二是根据集成电路的内电路方框图分析;三是根据集成电路的应用电路中各引脚外电路特征进行分析。对第三种方法要求有比较好的电路分析基础。 3.集成电路应用电路分析步骤如下： ①直流电路分析。这一步主要是进行电源和接地引脚外电路的分析。