福建农林大学计算机与信息学院信息工程类实验报告
系：计算机系专业：计算机科学与技术年级： 07级
姓名：学号：实验课程：数字电子技术基础
实验室号：__ 实验设备号： 9 实验时间： 2008-12-9
指导教师签字：成绩：
实验二译码器和数据选择器
一、实验目的和要求
1、掌握3 -8线译码器逻辑功能和使用方法。
2、掌握数据选择器的逻辑功能和使用方法。
二、实验原理
译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。下图表示二进制译码器的一般原理图：
它具有n个输入端，2n个输出端和一个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。每一个输出所代表的函数对应于n个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。
1、3-8线译码器74LS138
它有三个地址输入端A、B、C，它们共有8种状态的组合，即可译出8个输出信号Y0~Y7。另外它还有三个使能输入端E1、E2、E3。它的功能表见表2-1，引脚排列见图2-2。
表2-1 74LS138的功能表
注：‘H’表示逻辑高电平；‘L’表示逻辑低电平；‘×’表示逻辑高电平或低电平。
2、数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的功能相当于一个多个输入的单刀多掷开关，其示意图如下：
3、数据选择器74LS151
74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可
选择D0~D7这8个数据源，具有两个互补输出端，同相输出端Y和反相输出端WN。其引脚图如下图2-4所示，功能表如下表2-2所示，功能表中‘H’表示逻辑高电平；‘L’表示逻辑低电平；‘×’表示逻辑高电平或低电平：
图2-4 74LS151的引脚图表表2-2 74LS151的功能表
三、主要仪器设备（实验用的软硬件环境）
1、仪器
数字万用表、双踪示波器。
2、器件
74LS138 3-8线译码器 2片
74LS151 8选1数据选择器 1片
74LS20 四输入端二与非门 1片
74LS00 二输入四与非门 1片
四、操作方法与实验步骤
1、74LS138译码器逻辑功能测试
在数字逻辑电路实验箱IC插座模块中找一个16PIN的插座插上芯片
）。74LS138，并在16PIN插座的第8脚接上实验箱的地（GND），第16脚接上电源（V
CC
将74LS138的控制输入端和输入端接逻辑电平输出，将输出端Y0~Y7分别接到逻辑电平显示的8个发光二极管上，逐次拨动对应的拨位开关，根据发光二极管显示的变化，测试74LS138的逻辑功能。
2、74LS151译码器逻辑功能测试
测试方法与74LS138类似，只是输入与输出脚的个数不同，功能引脚不同。
3、两片74LS138组合成4线-16线译码器，如下图：
图2-5 两片74LS138组合成4线-16线译码器
按上图连线：由于实验箱上仅仅提供8个逻辑电平显示灯，该步实验一共有16个输出端，因此要灵活选用。例如先把低8位输出接逻辑电平显示输入。D3接“0”，控制D2，D1，D0的输入情况，可看出低8位的不同显示情况。然后把高8位代替低8位接逻辑电平显示输入。D3接“1”，控制D2，D1，D0的输入情况，可看高8位的不同显示情况。4个输入端接逻辑电平输出。逐项测试电路的逻辑功能，自拟真值表，记录实验结果。
4、用74LS138实现逻辑函数和做数据分配器
a) 实现逻辑函数
一个3-8线译码器能产生3变量函数的全部最小项，利用这一点能够很方便的实现3变量逻辑函数。设计实现了F XY Z XY Z XY Z XYZ =+++
b) 用做数据分配器
数据分配器74LS138的管脚分布图如图2-6所示，若在E3端输入数据信息，120E E ==，地址码所对应的输出是E3数据的反码；若从2E 端输入数据信息，令E3＝1，10E =，地址码所对应的输出是2E 端数据信息的原码。若输入信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。取时钟脉冲CP 的频率约为10Hz ，要求分配器输出端O Y ～7Y 的信号与CP 输入信号同相。
图2-6 数据分配器
参照图2-6，画出分配器的实验电路，用示波器观察和记录在地址端CBA 分别取000~111这8种不同状态时O Y ～7Y 端的输出波形，注意输出波形与CP 输入波形之间的相位关系。
五、实验内容及实验数据记录
1、74LS138译码器有三个地址输入端A 、B 、C ，它们共有8种状态的组合，即可译出8个输出信号Y0~Y7。另外它还有三个使能输入端E1、E
2、E3。
2、74LS151译码器的输入输出情况如下图：
注：‘H ’表示逻辑高电平；‘L ’表示逻辑低电平；‘×’表示逻辑高电平或低电平。
3、此时的低八位输入输出情况如下：
《数据库技术与应用》上机实验报告 目录： 一、概述 二、主要上机实验内容 1.数据库的创建 2.表的创建 3.查询的创建 4.窗体的创建 5.报表的创建 6.宏的创建 三、总结 一、概述 （一）上机内容： 第七周：熟悉Access界面，数据库和表的创建，维护与操作 1. 熟悉Access的启动，推出，界面，菜单，工具栏等； 2. 练习使用向导创建数据库、创建空数据库； 3. 练习创建表结构的三种方法（向导、表设计器、数据表）、表中字段属性设置； 4. 练习向表中输入不同类型的数据； 5. 练习创建和编辑表之间的关系； 6. 练习表的维护（表结构、表内容、表外观） 7. 练习表的操作(查找、替换、排序、筛选等) 第八周：练习创建各种查询 1．选择查询（单表、多表、各种查询表达式） 2．参数查询 3．交叉表查询 4．操作查询（生成查询、删除查询、更新查询、追加查询） 第十周：练习创建各种类型的窗体 1．自动创建纵栏式窗体和表格式窗体； 2．向导创建主|子窗体
3．图表窗体的创建 4．练习通过设计器创建窗体 5．练习美化窗体 第十三周：练习创建各种类型的报表 1．自动创建纵栏式报表和表格式报表； 2．向导创建报表（多表报表、图表报表、标签报表） 3．练习通过设计视图创建报表（主|子报表、自定义报表） 4．练习在报表中添加计算字段和分组汇总数据 第十五周：综合应用 1．了解Access数据库系统开发的一般方法； 2．课程内容的综合练习； 3．编写上机实验报告、答疑 （二）上机完成情况 第七周：熟悉Access界面，数据库和表的创建，维护与操作 完成了创建表，向表中输入不同类型的数据，创建和编辑表之间的关系，进行了表的维护，修改了表的结构、内容、外观，最后进行了表的操作，查找、替换、排序、筛选等。 已完成 第八周：练习创建各种查询 练习选择查询、参数查询、交叉表查询，然后练习并操作查询，生成查询、删除查询、更新查询、追加查询等。 已完成 第十周：练习创建各种类型的窗体 自动创建纵栏式窗体和表格式窗体，向导创建主|子窗体和图表窗体，练习通过设计器创建窗体，美化窗体。 基本完成 第十三周：练习创建各种类型的报表 自动创建纵栏式报表和表格式报表，向导创建报表，练习通过设计视图创建报表，在报表中添加计算字段和分组汇总数据。 已完成 第十五周：综合应用
谢谢欣赏实验三数据选择器 实验人员：班号：学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中A0和A1为芯片的公共地址输入端，Vcc 和GND分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 1Q=A1A01D0+A1A0?1D1+A1A0?1D2+A1A0?1D3 2Q=A1A02D0+A1A0?2D1+A1A0?2D2+A1A0?2D3 按下图连接电路： Figure 2 (2) 设某一导弹发射控制机构有两名司令员A、B和两名操作员C、D，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的A0、A1两个地址输入端和S使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端Dx 中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 谢谢欣赏
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
实验三数据选择器 实验人员：班号：学号： 一、实验目得 (1)熟悉并掌握数据选择器得功能. (２）用双4选1数据选择器74LS１５3设计出一个16选1得数据选择器。 (3)用双4选1数据选择器7４LS１53 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS0０,7４LS153. 三、实验内容 (1）测试双4选1数据选择器７4LＳ153得逻辑功能。 ７4LS153含有两个4选1数据选择器,其中与为芯片得公共地址输入端，与分别为芯片得公共电源端与接地端.Figure1为其管脚图: Figｕｒe 错误!未定义书签。 ?按下图连接电路： Fｉｇuｒe 错误!未定义书签。 (2) 设某一导弹发射控制机构有两名司令员A、B与两名操作员Ｃ、Ｄ,只有当两名司令员均同意发射导弹攻击目标且有操作员操作,则发射导弹F．利用所给得实验仪器设计出一个符合上述要求得１６选１数据选择器，并用数字电路实验箱上得小灯与开关组合表达实验结果。 思路: 由于本实验需要有四个地址输入端来选中16个数据输入端得地址之中得一个,进而实现选择该数据输入端中得数据得功能，即1６选１。而公共得、两
个地址输入端与使能端(用于片选,已达到分片工作得目得,进而扩展了一位输入)一共可以提供三个地址输入端,故需要采用降维得方法，将一个地址输入隐藏到一个数据输入端 中。本实验可以降一维,也可以降两位。由于两位比较复杂,本 实验选择使用降一维得方式。 做法: ?画出如应用题中实现所需功能得卡诺图: 00 0１ １1 1０ 0０ 01 0 0 0 ０ 0 0 １ 0 １1 ０ ０ １ ０ 10 1 : ０0 01 11 10 0 1 0 0 Ｄ 0 0 1 ,“1”表示高电平,“0”表低电平，均由开关上下拨动来控制；A 、Ｂ、C 、Ｄ分别为题中得两个司令员得同意情况与两个操作员得操作情况;F 为导弹发射情况,将Ｆ接到小灯上即可。电路如Figu ｒｅ 1所示(图中 即 ，后面得图均为如此）: Ｆｉgure 3 AB CD C AB
Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;
3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
实验三 数据选择器 实验人员： 班号： 学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中A 0和A 1为芯片的公共地址输入端，V cc 和GND 分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 1Q =A 1A 0???????1D 0+A 1???A 0?1D 1+A 1A 0????1D 2+A 1A 0?1D 3 2Q =A 1A 0???????2D 0+A 1???A 0?2D 1+A 1A 0????2D 2+A 1A 0?2D 3 按下图连接电路： Figure 2
(2) 设某一导弹发射控制机构有两名司令员A、B和两名操作员C、D，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的A0、A1两个地址输入端和S使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端D x中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 将D降到数据输入端中。对应的卡诺图如下： 按上述卡诺图连接电路，用开关控制送给各输入高低电平。其中，“1”表示高电平，“0”表低电平，均由开关上下拨动来控制；A、B、C、D分别为题中的两个司令员的同意情况和两个操作员的操作情况；F为导弹发射情况，将F接到小灯上即可。电路如Figure 3所示（图中C x即D x，后面的图均为如此）：
MySQL数据库技术实验报告 系别班级学号姓名地点 地点机房课程名称MySQL数据库技术实验名称实验1 MySQL的使用 实验过程 目的要求： （1）掌握MySQL服务器安装法 （2）掌握MySQL Administrator的基本使用法 （3）基本了解数据库及其对象 实验准备： （1）了解MySQL安装的软硬件要求 （2）了解MYSQL支持的身份验证模式 （3）了解MySQL各组件的主要功能 （4）基本了解数据库、表、数据库对象 实验容： 1.安装MySQL服务器和MySQL界面工具 安装MySQL界面工具。（插入安装好的界面工具截图即可） 2.利用MySQL客户端访问数据库 （1）打开开始，程序，MySQL，MySQL server 5.1，MySQL command line client，进入MySQL客户端界面，输入管理员密码登录。 （2）在客户端输入“help”或“\h”，查看MySQL帮助菜单，仔细阅读帮助菜单的容。
（3）实用show语句查看系统自动创建的数据库。 （4）实用USE语句选择mysql数据库为当前数据库。
（5）使用SHOW TABLES 语句查看当前数据库中的表。 （6）使用了一条SELECT语句查看mysql数据库中存储用户信息表的user的容。 （7）使用use语句将当前的数据库设定为information_schema，并查看数据库数据库中有哪些表。<图表见下页>
实验小结： 在安装MySql中有时可能不能安装不成功，那么卸载时，会存在删除不完全的情况。导致再次安装时依然不成功。 在对某个数据库进行操作之前，必须先选中该数据库。 在MySql安装过程中，注意修改字符集为gb2312或gbk, 以支持中文信息输入。
实验报告 一、实验目的 熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验设备 GW48系列SOPC/EDA实验开发系统实验箱一台计算机一台 三、实验内容 1首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出下图所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 源程序为: ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
图（1 ) 2选1多路选择器的编译图 、图(2) 功能仿真的波形图 图(3 ) 功能引脚图
图(4) 2选1多路选择器的RTL电路 2. 将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图，并将此文件放在同一目录中。并对上例分别进行编译、综合、仿真,并对其仿真波形做出分析说明。以下是程序： 图(5) 双二选一多路选择器的编译图
图(6) 双路数据选择器功能仿真图 图(7) 双二选一多路选择器的引脚锁定图图 5 双2选1多路选择器 图(8) 双路数据选择器RTL电路图
图(9) 编程下载图 3.、引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5，用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2 和a1 分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5 接1024Hz，clock2 接8Hz 信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。 图(10) 实验电路模式5
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
MySQL数据库技术 实验报告 系别班级学号姓名地点 计算机科学系计科1102常赵有C111机房 课程名称MySQL数据库技术实验名称实验1 MySQL的使用 实验过程
目的要求： （1）掌握MySQL服务器安装方法 （2）掌握MySQL Administrator的基本使用方法 （3）基本了解数据库及其对象 实验准备： （1）了解MySQL安装的软硬件要求 （2）了解MYSQL支持的身份验证模式 （3）了解MySQL各组件的主要功能 （4）基本了解数据库、表、数据库对象 实验内容： 1.安装MySQL服务器和MySQL界面工具 安装MySQL界面工具。（插入安装好的界面工具截图即可） 2.利用MySQL客户端访问数据库 （1）打开开始，程序，MySQL，MySQL server 5.1，MySQL command line client，进入MySQL客户端界面，输入管理员密码登录。 （2）在客户端输入“help”或“\h”，查看MySQL帮助菜单，仔细阅读帮助菜单的内容。
（3）实用show语句查看系统自动创建的数据库。 （4）实用USE语句选择mysql数据库为当前数据库。 （5）使用SHOW TABLES 语句查看当前数据库中的表。
（6）使用了一条SELECT语句查看mysql数据库中存储用户信息表的user的内容。 （7）使用use语句将当前的数据库设定为information_schema，并查看数据库数据库中有哪些表。
实验小结： 在安装MySql中有时可能不能安装不成功，那么卸载时，会存在删除不完全的情况。导致再次安装时依然不成功。 在对某个数据库进行操作之前，必须先选中该数据库。 在MySql安装过程中，注意修改字符集为gb2312或gbk, 以支持中文信息输入。
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
北京邮电大学国际学院 _11-12_学年第_二_学期实验报告 课程名称：数据库技术与应用 项目名称：基本SOL语句的用法 项目完成人： 姓名：武学超学号： 指导教师：____ ____韩祥斌_____________ 日期： 2012 年 3 月 16 日
目录 一、实验目的............................................. 错误!未定义书签。 1. 结合数据库技术与应用教学的基本知识，理解并掌握基本SQL语句的用法。错误! 未定义书签。 二、实验内容............................................. 错误!未定义书签。 1. 回顾基本SQL语句的语法............................... 错误!未定义书签。 2. 回顾MySQL的基本用法................................. 错误!未定义书签。 3. 初始化数据库，将文件中的内容复制并粘贴到MySQL-Front 的SQL编辑器中，然 后点击“运行”........................................... 错误!未定义书签。 4. 了解实验用例的背景，并进行如下SQL语句的训练：....... 错误!未定义书签。 三、实验环境............................................. 错误!未定义书签。 1. 32位Xp系统下 Mysql 程序（命令行）.................. 错误!未定义书签。 四、实验结果............................................. 错误!未定义书签。 1. 问题讨论............................................. 错误!未定义书签。 2. 试验心得............................................. 错误!未定义书签。
电气工程学院电工电子教学基地 数字电子技术实验 实验报告 仿真实验1 用数据选择器设计函数发生器 学号：18291035 姓名：陈涟漪 班级：电气1802 成绩： 指导教师：周晖 完成时间：2020年5 月15 日
数字电子技术实验 仿真实验1 用数据选择器设计函数发生器 1 实验任务 使用数据选择器74LS151和适当门电路设计一函数发生器，能够实现4位二进制码数据范围指示功能。要求该函数发生器能区别以下三种情况： （1）0≤X≤4； （2）5≤X≤9； （3）10≤X≤15。 2 实验电路
3 实验步骤 采用A、B、C、D取0或1依次表示这四位二进制码的从高到低位的取值（例如:A=0，B=1，C=0，D=0表示四位二进制码0100）。则对于第一组来说，共有5个四位二进制码包含在其中，用卡诺图表示如下： 化简即得： 同理，也有5个数包含在第二组中，卡诺图如下： 化简即得： 第三组包含了6个数，卡诺图如下：
化简即得： 对以上三个式子都去两次非并利用摩根定律可得： 这样就完成了该问题的逻辑转化。 根据前面对该实验分析所得到的逻辑表达式可以发现，输入变量为A、B、C、D，但是在后面的逻辑运算中它们的“非”都用到了，也就是第一步我们要得到这四个变量的非。然后再进行后面的与非运算。三个输出变量的状态也可以用三个灯泡来表示，这里采用了三个颜色不同的灯泡用以区分。到这里，逻辑图就可以很容易的用Multisim软件模拟出来。 其中，最上面的X1灯泡亮时，表示输入数字在0≤X≤4范围内，X2亮时表示输入数字在5≤X≤9范围内，X3亮时表示输入数字在10≤X≤15范围内。这里还是用了四个开关，每个开关“开”表示1，“关”表示0，四个开关以ABCD的顺序来表示四位二进制数。四位二进制数同上，也有16中情况，这里不做一一展示，只对每一类给出一种模拟结果。
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
实验三选数据选择器实 验报告 集团公司文件内部编码：（TTT-UUTT-MMYB-URTTY-ITTLTY-
实验三、八选一数据选择器 一、实验目的： 1.熟悉Quartus II6.0软件的使用和FPGA设计流程 2.用VHDL语言进行八选一数据选择器的设计 二、实验步骤： 一．建立文件夹：在D盘“xingming”的文件夹下建立一个名为“choice8”的文件夹。 二．建立新工程 1.双击桌面上Quartus II6.0 的图标，启动该软件。 2.通过File => New Project Wizard… 菜单命令启动新项目向导。在 随后弹出的对话框上点击Next按钮，在 What is the working directory for this project 栏目中设定新项目所使用的路径：D:\xingming\choice8；在 What is the name of this project 栏目中输入新项目的名字:choice8，点击 Next 按钮。在下一个出现的对话框中继续点击Next,跳过这步。 3.为本项目指定目标器件：选择器件系列为ACEX1K ,选择具体器件为 EP1K30TC144-3 1728 24576 ,再点击Next。在弹出的下一对话框中继续点击Next ，最后确认相关设置，点击Finish按钮，完成新项目创建。 三．设计输入 1.建立一个VHDL文件。通过 File => New 菜单命令，在随后弹出的对 话框中选择 VHDL File选项，点击 OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 2.在VHDL界面输入8选1数据选择器程序，然后通过File => Save
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
实验三、八选一数据选择器 一、实验目的： 1.熟悉Quartus II6.0软件的使用和FPGA设计流程 2.用VHDL语言进行八选一数据选择器的设计 二、实验步骤： 一．建立文件夹：在D盘“xingming”的文件夹下建立一个名为“choice8” 的文件夹。 二．建立新工程 1.双击桌面上Quartus II6.0 的图标，启动该软件。 2.通过File => New Project Wizard… 菜单命令启动新项目向导。在随后弹 出的对话框上点击Next按钮，在 What is the working directory for this project 栏目中设定新项目所使用的路径：D:\xingming\choice8；在What is the name of this project 栏目中输入新项目的名字:choice8，点击 Next 按钮。在下一个出现的对话框中继续点击Next,跳过这步。 3.为本项目指定目标器件：选择器件系列为ACEX1K ,选择具体器件为 EP1K30TC144-3 1728 24576 ,再点击Next。在弹出的下一对话框中继续点击Next ，最后确认相关设置，点击Finish按钮，完成新项目创建。 三．设计输入 1.建立一个VHDL文件。通过 File => New 菜单命令，在随后弹出的对话框中 选择 VHDL File选项，点击 OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 2.在VHDL界面输入8选1数据选择器程序，然后通过File => Save As 命 令保存。
四．综合适配 1.选择Processing =>Start Compilation命令,检查发现无程序语法错误。 2.执行Tools =>Netlist Viewer =>RTL Viewe, 生成RTL图。 五．模拟仿真 1.在 File 菜单下，点击 New 命令。在随后弹出的对话框中，切换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮。 2.选择命令 Edit=>End Time ，时间设置为30000ns , 进入到波形编辑界 面。在 Edit 菜单下，点击Insert Node or Bus… 命令,或在结点名字区连续双击鼠标左键两次，在新出现的框图中点击Node Finder出现结点查找器窗口搜索结点名, 在上一个框图中点击 Node Finder… 按钮后，打开Node Finder 对话框。点击 List 按钮，列出电路所有的端子。点击 >> 按钮，全部加入。点击 OK 按钮，确认。 3.回到 Insert Node or Bus 对话框，点击 OK 按钮，确认。 4.编辑输入激励信号波形.选中 a 信号，在 Edit 菜单下，选择 Value => Clock… 命令。在随后弹出的对话框的 Period 栏目中设定参数为10ns，点击 OK 按钮，重复前面的操作，设置输入信号b的参数为20ns ，c信号的参数为30ns，d信号的参数为40ns，e信号的参数为50ns，f信号的参数为60ns，g信号的参数为70ns，h信号的参数为80ns，输入激励信号波形编辑完毕。同样的，s[0]、s[1]、s[2]的参数分别设置为10ns、20ns、30ns。 5.功能仿真：(1)Processing=>Generate Functional Simulation Netlist