时钟抖动的建模与仿真
——随机过程大作业报告1引言
采样是数字通信系统中最重要也是最关键的一步。比如，由模拟信源变为数字信源需要AD采样，接收端将接收信号数字化也需要AD采样，而采样都需要通过振荡器产生采样信号；在载波系统中，接收端需要通过振荡器产生与发送端同频同相的载波信号，在OFDM系统中，接收端则需要通过本地振荡器产生产各个子载波。
通过对通信原理、数字信号处理、数字通信等课程的学习知道，在分析本地振荡产生的信号的时钟抖动分析，都运用随机过程中的中心极限定理的知识，认为各种随机因数使时钟抖动是一个高斯过程；即我们都很清楚每个时刻的随机时间抖动都是一个高斯变量，但是各个时刻的高斯时间抖动之间是什么关系我们却很少提及。基于以上问题，我们认为很有必要去弄清楚，这个高斯的采样抖动信号在时间上呈现出什么样的关系，通过深层次的产生机理的分析弄清楚它的产生要素，以方便我们在平时的学习和研究过程中，比如仿真需要时，能够更贴近实际的去引入时间抖动。
在本文的第二部分中，将通过研究一个振荡器的振动模型，来分析时钟抖动产生的激励，通过分析我们最终得出，时钟抖动噪声其实是一个维纳过程的重要结论。第三部分，则是通过阅读文献，得到时钟抖动有很多重要的性质。第四部分主要是以第二部分的模型为基础，进行matlab仿真以验证，此模型产生的时钟抖动是否满足人们已经的到的关于时钟抖动的各种性质（第三部分中所述性质），以验证模型的正确性。第五部分，则进行总结，提出几个值得思考的问题，并给出自己的初步想法。
时钟抖动的建模
在参考文献【1】中用数学手段详细分析了时钟抖动产生的激励，这一部分我们就是以此文献为基础对时钟抖动进行建模分析的。
振荡器所满足的方程
图一、振荡器模型
对于以上模型的振荡器满足如下振动方程：
（1）
就是噪声源，此处的讨论中在不同时刻是一系列相互独立的高斯白噪声。
要解如上方程需做如下假设：
1) 将的二项分为两项和，这样方程（1）变为：
（2）
2) 对于以上的将贡献方程（2）的稳态解，而项只对稳态解的参数有影响即，
（3）
方程（3）的解为（4）
称为相位偏差，即使很小也会随时间剧烈变化。
3) 项将使方程（3）的解加上一项很小的扰动，即最终方程（2）的解为：
（5）通过以上分析，我们知道时钟抖动就是在理想的稳定信号上加上了，
两项噪声如式（5）所示，我们通过一个图来表示，如图二所示：
图二、时钟抖动模型
图二是产生采样脉冲信号时的噪声模型，项使采样时刻发生偏转，
项在时间轴上加上一个随机噪声，一般认为项相对于脉冲信号很小可以忽略，只考虑项的影响。
噪声项解的分析
1) 对于以上的满足如下条件：
（6）由于是随机噪声源，因此也必是随机的。
满足以下条件：
（7）
满足以下条件：
（8）其中，，
定义：，
2)将（5）带入（2）有：
（9）
（10）其中，，
定义：，
最终有：
（11）定义方程（11）的特征解：
（12）其中，是周期为T的非奇异矩阵，，，
是时放大器的特征值，特征函数为，是矩阵的列，
是矩阵的行，对任意的t成立。做以上说明后，对于方程（11）的解为：
（13）
此处，进一步化简有：
（14）正是由于振荡器的振动方程加上了和的影响，故而变得不稳定进而产生时钟抖动。一般情况下忽略不计。
的统计特性分析
()t
前面已假设是一串稳定的相符统计独立的高斯白噪声所组成的向量，由前知满足方程（6）。
1) 设，的n维联合分布函数为：
。
2）设一维概率密度函数为：
，满足以下方程：
（15）其中，，；有前面定义知，和
都是以T为周期的函数，所以的表达式可知它是以T为周期的周期函数。
设（16）3)定义的特征函数为：
且满足：
（17）
（18）
其中，，所
以，，。c反映了振荡器的稳定度，对于一般的积分振荡器c的取值在到范围之内，对于恒温晶体振荡器（Oven Controlled Crystal Oscillator (OCXO)），c的取值可达到，c越小则振荡器的性能越好。
（18）式表示的是一个高斯变量的特征函数，且此高斯变量的方差随时间线性增加，即实际上是一个维纳过程。
4)可计算出的自相关函数为：
也即，
，其中m, c均为常数，如前所求；由此可知的自相关函数与采样时间有关，即是非平稳的。
一般认为，，且
与无关，即是一个独立增量过程。
综上，是：
非平稳的二阶矩过程
独立增量过程
在t时刻服从高斯分布，均值为0，方差为
由于在t时刻的方差随时间线性增长，由维纳过程的定义：若一个随机过程{X(t),t>=0}满足：
(1)X(t)是独立增量过程；
(2)任意s,t>0,X(s+t)-X(s)~N(0,c^2*t)，即X(s+t)-X(s)是期望为0，方差
为c^2*t的正态分布；
(3)X(t)关于t是连续函数。
则称{X(t),t>=0}是维纳过程(Wiener process)或布朗运动。
由此可知是一个维纳过程。
经过以上分析可知，振荡器之所以产生的信号会有误差，其主要原因是其时间因子上加入了一个维纳过程的时间抖动，它是一个非平稳过程，从而在接收端用本地信号进行采样时其时间上会存在一个抖动也就是我们常说的时钟抖动。
时钟抖动在采样中的影响
文献【2】、【3】中分别从不同的角度分析了ADC采样过程中，时钟抖动噪声的功率谱、信噪比等特性的分析。再此部分理论分析时，我们采用文献【2】中将一般信号进行复数形式的傅里叶展开的办法分析时钟抖动对一般信号在功率谱的信噪比方面的影响的影响。在后面一部分的仿真过程中则仿造文献【3】中，对单频信号，或则很少的几个单频信号相加的和信号进行分析。
ADC采样模型
此处以Σ-ΔADCs为例其模型如图三所示。
图三、Σ-ΔADCs采样模型
在用本振信号进行采样时，存在时钟抖动，抖动模型正如前面所分析。
对时钟抖动信号的功率谱和信噪比分析
1)设输入为周期信号，周期为T0，，，则ADC的输入信号可表示为：
（19）假设各频率分量的初始相位之间相互独立且服从内的均匀分布，
（20）
进一步写为：
（21）
其中满足： （22）
即各频率分量之间相互正交，是宽平稳的。
2)设采样周期为T ，
为n 时刻的始终抖动，则有第n 个采样时刻为：
，
与第一部分中
的关系为：()Jn nT α=。
所以采样误差为：
（23）
所以始终抖动误差信号的平均功率为：
即，
（24）
（24）成立是因为前面所讲，个频率分量互不相关。 由于
是均值为0的高斯变量，故有，
所以，，从而有：
（25）
的自相关函数为：
进一步求得：
（26）
3)若令
，这输入信号变为非周期信号，此时设输入信号的功率谱密为
，则此时噪声信号的平均功率为：
（27）
自相关函数为：
（28）
此时信号对时钟抖动噪声的信噪比为：
（29）
4) 由前面的建模知： 00J =，1n
i Jn i δ==∑，1n n i J J δ-=-，
显然由第一部分可知是独立增量过程，即各i δ之间相互独立，~(0,)i N cT δ。
还满足：0Jn μ=，
2
()Jn nT cnT ασσ==，~(0,)Jn N cnT 。此时以上各式中：
（30）
（31）其中，即为Jn。
5)将式（30）、（31）带入（26）式可得周期信号的自相关函数为：
（32）由于自相关函数不仅与时间差k=n-m有关，而且与绝对采样时间n有关，所以
是一个非平稳的随机过程。
令时，（32）式存在傅里叶变换(k个点的离散傅里叶变换)，此时可近似的利用维纳-辛钦公式求出信号的功率谱：
（33）6)对于实际的采样点数不可能满足，因此（33）式并不能用于实际检验，为此，我们先去一个最大采样点数N，让采样点数n从0到N-1变化，每个n都会得
出一个功率谱密度函数，最终在N限制下的平均功率谱密度取为：
（34）当平均采样时间间隔NT很大时，此平均功率谱密度近似为：
（35）
其中，（36）反映噪声功率谱在信号频谱上相对于信号功率的增益；随的增加而很快增加。
（37）反映的是当N有限时对的洛伦兹频谱想得一个加权滤波（相当于频谱上的窗函数）；是一个复振荡信号，故也有复振荡分量；随着平均采样时间NT的增大而减小，当NT很大时，
在为的整数倍处为0，在取其它值是近似为1.
通过以上的分析知，当平均采样时间NT很大时，时钟抖动引起的噪声功率谱分为两部分，第一部分是在每个信号频谱分量上叠加了一个噪声，噪声功率对信号功率的增益为，在其它频谱上也引入了噪声项
，由于是一个快衰减信号，如图四所示。所以这一项噪声信号也集中在各个信号频谱周围。
图四、函数图形
总的效果就是，采样时钟抖动最终在源信号谱周围很窄的频带内加入了噪声项，即时钟抖动噪声并不是白噪声，它不能像处理高斯白噪声那样通过过采样来提高信噪比，且随着信号频率的增加在周围的噪声将增大。
时钟抖动噪声特性的仿真分析
通过前面几个部分的分析，我们得出了
噪声的如下几个特征：
是方差随时间线性增长的维纳过程。
信号谱上的噪声功率随频率升高而增大。
噪声谱分布在信号谱周围很窄的频带内，相当于带内噪声，无法通过过采样
来提高信噪比。
针对时钟抖动噪声的如上特性，我们从以下四个方面进行了仿真。 通过对单频正弦信号进行多次采样求平均，以验证在一次过程中是否采样点
越靠后的点噪声功率越大。
通过对多个单频正弦信号的和信号进行采样，以验证噪声功率谱分布是否分
布在信号频谱周围，且观察是否对于信号的高频分量的噪声功率更大。 对同一个正弦信号采样多次，改变过采样率，即在总时间不变的情况下增加
采样点数N ，画出信噪比曲线，看信噪比对过采样率的变化规律。 对同一个正弦信号进行多次采样，改变采样点数N （采样周期不变），画出
信噪比随N 的变化规律，并与第二部分中的理论值对比。
随采样时刻的变化特性的仿真
对于单频信号：
()cos(2)s nT A fnT πφ=+ （38）
()cos(2())n n s nT J A f nT J πφ+=++ （39）
()()()
cos(2())cos(2)2sin()sin(2)2sin(2)
n n n n e nT s nT J s nT A f nT J A fnT A fJ fnT fnT A fJ fnT πφπφπππφππφ=+-=++-+=-++≈-+ （40）
从（40）式可以看出第n 个采样时刻的误差是与n 时刻的抖动误差n J 成正比的，e(nT)随采样时刻的平均功率的包络即是n J 的方差随n 的变化情况，即随n 线性增长。仿真结果如图五所示。
图五、噪声功率随采样时刻n的变化情况
从图五也验证了（40）式的正确性。
时钟抖动噪声的功率谱分析
此处仿真时采用了3个单频信号的叠加情况的，且它们的频率是倍频关系。
信号功率谱如图六所示。
图六、3个单频信号的功率谱（频谱）
采样并加入时钟抖动之后的功率谱如图七所示。
图七、采样之后的功率谱
可以看出，随着信号频率的升高，在信号谱上叠加的噪声是快速增加的。我们将信号放大看的更清楚些，如图八所示。
图八、采样之后的功率谱放大（一）
图八、采样之后的功率谱放大（二）
图八、采样之后的功率谱放大（三）
图八、采样之后的功率谱放大（四）
可以看出，时钟抖动的噪声功率谱确实分布在信号谱周围很在的频带内，此处可以看出都分布在信号谱周围100
HZ范围内，且基本不随信号谱的增加而增加。可以看出，当信号谱频率增加时，信号谱上的噪声增大了，但它的周围的相对谱便在了，即随信号谱频率增加，在信号谱上的性能变差，但其周围的性能变好。
过采样对时钟抖动噪声信噪比的影响
我们用单频信号进行验证，我们让过采样倍数N从1到10变化，由于噪声是随机的，故对每个N都采用多次测量求平均的办法。
如图九（一）是每个N统计100此求平均的结果，图九（二）是每个N统计500此求平均的结果。
图九（一）、每个N进行100此统计平均
图九（二）、每个N进行500此统计平均
从以上两图可看出，统计100此时，SNR的波动范围在3dB以内；统计500次是，SNR的波动范围在1.2dB以内；且两图中，SNR曲线都无法用单增、单减等明显的规律来描述，二是在一定范围内无规律波动。基于以上现象，我们不难想象，当统计次数足够多是，即从统计意义上讲，SNR曲线随过采样率N的增加是
不变的，也即过采样并不能改善时钟抖动的信噪比特性。
随着采样时间的增长总的时间抖动引入的信噪比曲线
此处，我们用单频信号，将总的采样点数增加，采样周期不变，即总的采样时间加长，算出整个采样过程中时钟抖动引入的噪声的信噪比，当然对于每一个采样点数，也进行多次（此处为100次）采样求平均，从统计意义上来看信噪比曲线。仿真结果如图十所示。
图十（一）、采样时间对信噪比的影响
图中，红线为实际测试值，蓝线为式（29）在单频情况下理论算出来的结果，可以看出它们吻合的很好，二者互为验证。
单频情况下理论信噪比表达式为：
简易数字钟设计 摘 要 本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计， 最后将设计好的模块组合调试，并最终在EWB 下仿真通过。 关键词 数字钟，EWB ，74LS160，总线，三态门，子电路 一、引言：所谓数字钟，是指利用电子电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定时报闹等功能。 设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。 二、任务分析：能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报时，定点报时，使用4个数码管，能切换显示。 总体设计 本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。 方案一、采用异步电路，数据选择器 将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下： 该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，故本次设计不采用此方案。 方案二、采用同步电路，总线结构 时钟信号分别加到各个模块，各个模块功能相对独立，框图如下： 显示 切换 秒钟 分钟 小时 控制 1Hz 脉冲信号 闹钟
- 数字电子技术课程设计报告 题目：数字钟的设计与制作 ： 专业：电气本一班 学号：姓名： 指导教师： 时间： - —
一、设计内容 数字钟设计 … 技术指标： （1）时间以24小时为周期； （2能够显示时,分,秒; （3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; (4)计时过程具有报时功能,当时间到达整点前5秒进行蜂鸣报时; (5)为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. ~ 二、设计时间： 第十五、十六周 三、设计要求： （1）画出设计的电路原理图； $ (2) 选择好元器件及给出参数，在原理图中反应出来； （3）并用仿真软件进行模拟电路工作情况； （4）编写课程报告。
！ 摘要 数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。 振荡电路：主要用来产生时间标准信号，因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以采用石英晶体振荡器。 分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。 计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。 译码显示：将“时”“分”“秒”显示出来。将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。 由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。 } 为了使数字钟使用方便，在设计上使用了一个变压器和一个整流桥来实现数字钟电能的输入，使得可以方便地直接插入220V的交流电就可以正常地使用了。关键词数字钟振荡计数校正报时
估算采样时钟抖动的办法 ADC设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC的孔径抖动组合。 采样过程回顾 根据Nyquist-Shannon采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。假设以100MSPS的速率对高达10MHz的输入信号采样，则不管该信号是位于1到10MHz的基带(首个Nyquist区域)，还是在100到110MHz的更高Nyquist区域内欠采样，都没关系(请参见图1)。 图1100MSPS采样的两个输入信号显示了混叠带来的相同采样点 在更高(第二个、第三个等)Nyquist区域中采样，一般被称作欠采样或次采样。
然而，在ADC前面要求使用抗混叠过滤，以对理想Nyquist区域采样，同时避免重建原始信号过程中产生干扰。 时域抖动 仔细观察某个采样点，可以看到计时不准(时钟抖动或时钟相位噪声)是如何形成振幅变化的。由于高Nyquist区域(例如，f1=10MHz到f2=110MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外，图2表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响ADC中时钟电路的触发阈值。 图2时钟抖动形成更多快速输入信号振幅误差 如果ADC的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了ADC的固有窗口抖动。如图3所示，窗口抖动与时钟抖
湖北民族学院 课程设计报告 数字时钟设计与仿真 课程：电子线路课程设计 专业：电子信息科学与技术 班级： 0312409 学号： 031240910 学生姓名：谢加龙 指导教师：易金桥 2014年 06月 21日
信息工程学院课程设计任务书 2014-06-21
摘要 基于单片机AT89c51设计而成的简易数字电子时钟，其主要功能皆由对单片机编程即由软件完成，外围硬件电路只包括报时电路、键盘输入电路和显示电路三个模块。具有外围硬件电路简单、运行功能可靠的优点。 关键词：单片机时钟键盘输入显示
目录 1、系统设计要求 (1) 1.1 基本功能 (1) 1.2扩展功能 (1) 2、硬件设计 (2) 2.1系统设计方案选择 (2) 2.2系统原理框图 (2) 2.3各单元的功能描述 (2) 2.4电路连接图 (2) 2.5元器件清单列表 (2) 2.6所用芯片的管脚图 (2) 3、软件设计 (3) 3.1主程序的流程图 (3) 3.2键盘扫描程序流程图 (3) 3.3发声程序流程图 (3) 3.4总程序 (3) 4、调试 (4) 4.1仿真调试 (4) 4.2硬件调试 (4) 5、总结 (5) 参考文献 (6)
1、系统设计要求 1.1 基本功能 （1）、要求准确显示“时”、“分”、“秒”，24 小时制； （2）、具有整点报时功能，在每小时59 分51 秒、53 秒、55 秒、57 秒发出低音，59秒整发出高音； （3）、系统工作符合一般时钟要求。 1.2扩展功能： （1）、具有校时功能，用户可修改“时”、“分”，且互不影响； （2）、可切换12 小时制和24 小时制。
高仿真数码管电子钟 目录 高仿真数码管电子钟 (2) 摘要 (2) 1 引言 (3) 1.1 本系统研究的背景和意义 (3) 1.2 本系统主要研究内容 (3) 2 系统总体设计 (4) 2.1 系统设计方案与论证 (4) 2.11 FPGA设计方案 (4) 2.12 NE555时基电路设计方案 (4) 2.13单片机设计方案 (5) 2.14最终设计方案 (5) 2.2 系统总体结构图 (5) 3 系统硬件设计 (7) 3.1 芯片介绍 (7) 3.11 8051单片机简单介绍 (7) 3.12 74LS138 3-8译码器介绍 (9) 3.2 系统硬件原理图 (11) 3.3复位模块 (11) 3.4按键模块 (12) 3.5显示驱动模块 (13) 4 系统软件设计 (13) 4.1 系统软件总体设计 (13) 4.2 中断子程序 (14) 4.3按键扫描子程序 (15) 5 系统调试 (16) 5.1 硬件调试 (16) 5.2 软件调试 (16) 6 结论 (16) 参考文献 (17) 附录 (18)
高仿真数码管电子钟 摘要 电子时钟主要是利用电子技术将时钟电子化、数字化，拥有时钟精确、体积小、界面友好、可拓展性能强等特点，被广泛应用于生活和工作当中。 本文主要为实现一款可正常显示时间、带有h AM/ 24制调整、带有PM h12 / 显示以及时间校准功能的一款基于单片机仿真的多功能电子钟。 本文对当前的电子钟开发手段进行了比较与分析，最终确定了采用单片机技术实现高仿真电子钟的设计。本设计采用51 AT芯片作为核心，采用外部时钟 89C 脉冲定时，用oteus Pr软件自带的电子钟组件实现高度仿真的显示效果。软件部分主要采用简单且流通性强的C51语言编写实现。这种高度仿真的电子钟具有电路简单，读取方便、显示直观、功能多样、时间精度较高、操作简单、编程容易成本低廉等诸多优点。 本次设计主要是用oteus Pr电路软件实现了高仿真数码管电子钟的仿真。稍加改装，增加部分功能所生产出的实际产品即可应用于一般的生活和工作中，从而给人们的生活和生产带来便利，符合电子仪器仪表的发展趋势，具有广阔的市场前景。 关键词：电子钟、单片机、51 AT、C51 89C
数字电子钟课程设计 一、设计任务与要求 (1)设计一个能显示时、分、秒的数字电子钟，显示时间从00: 00: 00到23: 59: 59; (2)设计的电路包括产生时钟信号，时、分、秒的计时电路和显示电路(3)电 路能实现校正 (5)整点报时 二、单元电路设计与参数计算 1. 振荡器 石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有 了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这用压电谐振的频率即为晶体振荡器的固有频率。 2. 分频器 由于振荡器产生的频率很高，要得到秒脉冲需要分频，本实验采用一片74LS90 和两片74LS160实现，得到需要的秒脉冲信号。
3. 计数器 秒脉冲信号经过计数器，分别得到“秒”个位、十位、“分”个位、十位以及 “时”个位、十位的计时。“秒” “分”计数器为六十进制，小时为二十四进制。 （1）六十进制计数 由分频器来的秒脉冲信号，首先送到“秒”计数器进行累加计数，秒计数器应完 成一分钟之内秒数目的累加，并达到 60秒时产生一个进位信号。本作品选用一 片74LS161和一片74LS160采取同步置数的方式组成六十进制的计数器。 （2）二十四进制计数 “24翻1”小时计数器按照“ 00— 01—02,, 22—23— 00—01”规律计数。与生 活中计数规律相同。二十四进制计数同样选用74LS161和74LS160计数芯片。但 清零方式采用的是异步清零方式。 MMgM 加 EHagij Z 1 进位信号 脉冲
一、设计指标 1.时间以24小时为一个周期; 2.显示时、分、秒; 3.有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; 4.保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。 二、设计方框图 三、元器件介绍 1、74LS74 74LS74内部结构图 74LS74管脚图
2、74LS47译码器 74LS47就是输出低电平有效的七段字形译码 器, 该电路就是由与非门、输入缓冲器与7 个与或 非门组成的BCD-7 段译码器/驱动器。 通常就是低电平有效,高的灌入电流的输出可 直接驱动显示器。7 个与非门与一个驱动器成对连 接,以产生可用的BCD 数据及其补码至7 个与或非 译码门。剩下的与非门与3 个输入缓冲器作为试灯 输入(LT)端、灭灯输入/动态灭灯输出(BI/RBO)端 及动态灭灯输入(RBI )端。 74LS47 译码器 LT L ×××××H L L L L L L L (5) 74LS47译码器真值表 注:1、当需要0到15的输出功能时,灭灯输入(BI)必须为开路或保持在高逻辑电平,若不要灭掉十进制零,则动态灭灯输入(RBI)必须开路或处于高逻辑电平。2、当低逻辑电平直接加到灭灯输入(BI)时,不管其它任何输入端的电平如何,所有段的输出端都关死。(H=高电平 L=低电平×=不定) 3、当动态灭灯输入(RBI)与输入端A、B、C、D 都处于低电平而试灯输入(LT)为高时,则所有段的输出端进入关闭且动态灭灯输出(RBO)处于低电平(响应条件)。4、当灭灯输入/动态灭灯输出(BI/RBO)开路或保持在高电平,且将低电平加到试灯输入(LT)时,所有段的输出端都得打开。 * BI/RBO 就是用作灭灯输入(BI)与/或动态灭灯输出(RBO)的线与逻辑。
数字时钟的M u l t i s i m 设计与仿真 Company number：【WTUT-WT88Y-W8BBGB-BWYTT-19998】
数字电子技术课程设计 学院：信息工程学院 班级：电气二班 姓名：刘君宇张迪王应博 学号：
数字时钟的Multisim设计和仿真 一、设计和仿真要求 学习综合数字电子电路的设计、实现 基础调研 应用设计、逻辑设计、电路设计 用Multisim 软件验证电路设计 分析电路功能是否符合预期，进行必要的调试修改 撰写Project 报告，提交Multisim 二、总体设计和电路框图 24 分、校时部分。主要由矩形波产生器、秒计数器、分计数器、时计数器、LED 图1. 数字钟电路框图 七段显示数码管、时间校准电路，闹钟电路构成。 五、结论 由脉冲发生器、秒计数器、分计数器、时计数器、LED显示数码管设计了数字时钟电路，经过仿真得出较理想的结果，说明电路图及思路是正确的，可以实现所要求的基本功能：计时、显示精确到秒、时分秒校时。 下页附设计感想和分工 整点报时设计体会
刘君宇分工：完成电路设计，整点报时，闹钟，扩展功能） 通过对软件Multisim的学习和使用，进一步加深了对数字电路的认识。在仿真过程中遇到许多困难，但通过自己的努力和同学的帮助都一一克服了。首先，连接电路图过程中，数码管不能显示，后经图形放大后才发现是电路断路了。其次，布局的时候因元件比较多，整体布局比较困难，因子电路不如原电路直观，最后在不断努力下，终于不用子电路布好整个电路。 调试时有的器件在理论上可行，但在实际运行中就无法看到效果，所以得换不少器件，有时无法找出错误便更换器件重新接线以使电路正常运行。在整个设计中，计数器的接线比较困难，反复修改了多次，在认真学习其用法后采用归零法和置数法设计出60进制和24进制的计数器。 同时，在最后仿真时，预置的频率一开始用的是1hz，结果仿真结果反应很慢，后把频率加大，这才在短时间内就能看到全部结果。总之，通过这次对数字时钟的设计与仿真，为以后的电路设计打下良好的基础，一些经验和教训，将成为宝贵的学习财富。
东北大学 课程设计报告 课程设计名称:数字电子技术课程设计 专题题目： 指导教师： 学生姓名：学号： 专业：计算机科学与技术班级： 设计日期: 2017 年7 月 3 日~ 2017 年7 月7日
目录 摘要 (3) Abstract (3) 第1章概述 (4) 1.1设计思路 (4) 1.2主要内容 (4) 第2章课程设计任务及要求 (5) 2.1 设计任务 (5) 2.2 设计要求 (5) 第3章系统设计 (6) 3.1 方案论证 (6) 3.2 系统设计 (6) 3.2.1 结构框图及说明 (6) 3.2.2 系统原理图及工作原理 (7) 3.3单元电路设计 (8) 3.3.1数字时钟秒脉冲信号的设计 (8) 3.3.2器件分析 (8) 3.3.3 计数器设计 (9) 3.3.4 计时电路设计 (11) 3.3.5 数字时钟电路设计 (12) 3.3.6 校时电路 (12) 3.3.7 整点报时 (13) 3.3.8 闹钟电路 (14) 第4章仿真调试 (16) 4.1时钟显示 (17) 4.1.1 时钟显示完整的00:00:00 (17) 4.1.2 时钟完整显示01:00:00 (17) 4.1.3 时钟完整显示23:59:59 (18) 4.1.4 仿真开关校准“秒”电路 (18) 4.1.5 仿真开关校准“分”电路 (19) 4.1.6 仿真开关校准“时”电路 (19) 4.2 整点报时 (20) 4.2.1 07:59:50—07:59:59报时 (20) 4.3 闹钟电路 (21) 4.3.1 7:59:00闹钟设定 (21) 第5章结论 (22) 第6章利用Multisim14.0仿真软件设计体会 (23) 参考文献 (23) 第7章收获、体会和建议 (24)
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电子电路Multisim设计和仿真 学院： 专业和班级： 姓名： 学号：
数字时钟的Multisim设计和仿真 一、设计和仿真要求 学习综合数字电子电路的设计、实现和调试 1.设计一个24或12小时制的数字时钟。 2. 要求：计时、显示精确到秒；有校时功能。采用中小规模集成电路设计。 3.发挥：增加闹钟功能。 二、总体设计和电路框图 1. 设计思路 1).由秒时钟信号发生器、计时电路和校时电路构成电路。 2).秒时钟信号发生器可由555定时器构成。 3).计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 4).校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 2. 电路框图 图1. 数字钟电路框图 三、子模块具体设计 1. 由555定时器构成的1Hz秒时钟信号发生器。 由下面的电路图产生1Hz的脉冲信号作为总电路的初输入时钟脉冲。
2. 分、秒计时电路及显示部分 在数字钟的控制电路中，分和秒的控制都是一样的，都是由一个十进制计数器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件74LS160D 的反馈置数法来实现十进制功能和六进制功能，根据74LS160D 的结构把输出端的0110（十进制为6）用一个与非门74LS00引到CLR 端便可置0，这样就实现了六进制计数。 由两片十进制同步加法计数器74LS160级联产生，采用的是异步清零法。 显示部分用的是七段数码管和两片译码器74LS48D 。 3. 时计时电路及显示部分 由两片十进制同步加法计数器74LS160级联产生，采用的是同步置数法，u1输出端为0011（十进制为3）与u2输出端0010（十进制为2）经过与非门接两片的置数端。 显示部分用的是七段数码管和两片译码器74LS48D 。 图2. 时钟信号发生电路 图3. 分秒计时电路
电子电路 设计和仿真 Multisim 学院： 专业和班级： 姓名：学号： 数字时钟的Multisim 设计和仿真 一、设计和仿真要求 学习综合数字电子电路的设计、实现和调试 1.设计一个24或12小时制的数字时钟。 2.要求：计时、显示精确到秒；有校时功能。采用中小规模集成电路设计。 3.发挥：增加闹钟功能。 二、总体设计和电路框图 1.设计思路 1).由秒时钟信号发生器、计时电路和校时电路构成电路。 2).秒时钟信号发生器可由555定时器构成。 3).计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 4).校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。2.电路框图
二、子模块具体设计 1.由555定时器构成的1Hz 秒时钟信号发生器。 由下面的电路图产生1Hz 的脉冲信号作为总电路的初输入时钟脉冲 图2.时钟信号发生电路 2. 分、秒计时电路及显示部分 -VC K ? OTT - ? THR ? T￡L1 - O0&I H L : ? r GND ，,, 48kQ R2 48kQ —10uF 士伯 DtiF ....... ■ ■ j - ■ ■ >100Q
在数字钟的控制电路中，分和秒的控制都是一样的，都是由一个十进制计数器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件74LS160D 的反馈置数法来实现十进制功能和六进制功能，根据74LS160D的 结构把输出端的0110 （十进制为6）用一个与非门74LS00引到CLR端便可置0，这样就实现了六进制计数。 由两片十进制同步加法计数器74LS160级联产生，采用的是异步清零法显示部分用的是七段数码管和两片译码器74LS48D 。 图3.分秒计时电路 3.时计时电路及显示部分 由两片十进制同步加法计数器74LS160级联产生，采用的是同步置数法， u1输出端为0011 （十进制为3）与u2输出端0010 （十进制为2）经过与非门接两片的置数端。 显示部分用的是七段数码管和两片译码器74LS48D 。
[键入公司名称] [键入文档标题] 目录 1．设计要求 2. 总电路图及工作原理 3.电路组成介绍 3.1脉冲形成电路 3.2分频电路 3.3 60进制计数器及显示电路 3.4 24进制计数器及显示电路 3.5 时间设置电路 4. 电路的测试 5. 分析与评价 附录：元器件清单 1.设计要求
本次设计任务是要求用Multisim10.0软件设计一个数字时钟电路，即用数字显示出时间结果。设计要求如下： (a)以数字形式显示时、分、秒。 (b)小时计时采用24进制的计时方式，分、秒采用60进制的计时方式。 (c)要求能够对时钟进行时间设置。 2. 总电路图及工作原理 数字时钟的总电路图如下所示： 数字时钟工作原理：数字时钟电路由555振荡发生器、分频器、两个60进制分秒计数器、一个24进制小时计数器以及6个数字显示器组成。电路工作时由555振荡器产生频率为1000HZ 的脉冲，经由三个74LS90D 构成的千分频的分频器得到频率为1HZ 的脉冲，脉冲输入计数电路(分秒由60进制计数电路计数，小时由24进制计数电路计数),然后将相应数字显示到数字显示器上即所要显示的时间。另外，时钟的时间设置可以通过三个与单刀双掷开关相连的时钟信号发生器来实现。 电路的设计流程图如下所示 3.电路组成介绍
3.1 脉冲形成电路 脉冲形成电路为555计时器组成的振荡电路。考虑到时钟对精度要求较高，故在时钟电路中由555振荡电路产生频率为1KHz的脉冲信号，然后经过千分频的分频器分频产生1Hz脉冲。555振荡器的参数确定：T=0.7(R1+R2)C=1ms，f=1/t=1KHZ，故可令R1=5kΩ,R2=5KΩ,C=100nF。(以上设置在实际仿真的时候速度过慢，故在实际仿真中) 脉冲形成电路如下所示： 3.2 分频电路 分频电路是三个用十进制计数器74LS90串联而成的千分频的分频器。分频原理是在74LS90的输出端子中，从低位输入10个脉冲才从高位输出1个脉冲，这样一片74LS90就可以起十分频的作用，三个74LS90串联就构成了千分频的电路，输出的便是1HZ的标准脉冲信号。 分频电路如下所示： 3.3 60进制计数器及显示电路 在数字时钟电路中，分与秒的计数电路是由两个74LS90D组成的60进制的计数电路实现的。在下图中，U9是十进制计数器，U9的QD作为十进制的进位信号，74ls90计数器是十进制异步计数器，用反馈归零的方法实现十进制计数，U8和与非门构成六进制，其中与非门输出进位信号。 3.4 24进制计数器及显示电路 在数字时钟电路中，小时的计数电路是由两个74LS90D组成的24进制的计数电路实现的。如下图所示，计数电路由U16和U6俩部分组成。当时个位U6计数为4，U16计数为2时，两片74ls90复零，从而构成24进制计数。 3.5 时间设置电路 时间设置电路由一个单刀双掷开关与一个脉冲计数器组成。用单刀双掷开关切换计数功能与调时功能，另一端接计数器的脉冲输入端，开关置于函数发生器这一端便可以校时，置于计数器的进位端便是计时。不校正时间时开关都应打在与非门的那一端，校时时可用键盘操作改变开关的状态。如此，在时钟运行前及正在运行的过程中均可实现调时功能。 时间设置线路图如下所示（双掷开关左打调时，右打计数）：
吉首大学 数字时钟的设计与仿真
目录 1.设计要求 2.总电路图及工作原理 3.电路组成介绍 3.1脉冲形成电路 3.2分频电路 3.3 60进制计数器及显示电路3.４ 12进制计数器及显示电路3．5 时间设置电路 4. 电路的测试 5.分析与评价 附录：元器件清单
1.设计要求 本次设计任务是要求用Multisｉm12．0软件设计一个数字时钟电路，即用数字显示出时间结果。设计要求如下: (a)以数字形式显示时、分、秒。 （b）小时计时采用１2进制的计时方式,分、秒采用60进制的计时方式。 (ｃ)要求能够对时钟进行时间设置。 ２. 总电路图及工作原理 数字时钟的总电路图如下所示: 数字时钟工作原理：数字时钟电路由５55振荡发生器、分频器、两个60进制分秒计数器、一个１2进制小时计数器以及6个数字显示器组成。电路工作时由555振荡器产生频率为100０ＨZ的脉冲，经由三个74LS90Ｄ构成的千分频的分频器得到频率为1ＨＺ的脉冲,脉冲输入计数电路(分秒由60进制计数电路计数，小时由１2进制计数电路计数），然后将相应数字显示到数字显示器上即所要显示的时间。另外,时钟的时间设置可以通过三个与单刀双掷开关相连的时钟信号发生器来实现。
电路的设计流程图如下所示 3．电路组成介绍 3.1 脉冲形成电路 脉冲形成电路为５5５计时器组成的振荡电路。考虑到时钟对精度要求较高,故在时钟电路中由555振荡电路产生频率为1KHz的脉冲信号，然后经过千分频的分频器分频产生1Hz脉冲。555振荡器的参数确定:T＝0.7（R1+R2)C＝1mｓ,ｆ=１/t＝1KHZ,故可令R1=1kΩ，Ｒ２=1０ＫΩ，C=0．1uＦ。(以上设置在实际仿真的时候速度过慢,故在实际仿真中): 脉冲形成电路如下所示
译自： SiT-AN10007 Rev 1.2 January 2014 Clock Jitter Definitions and Measurement Methods 时钟抖动的定义与测量方式 [译]懒兔子 1 简介 抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。 2 抖动的分类 抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类： 1. 周期抖动（Period Jitter） 2. 相邻周期间的抖动（Cycle to Cycle Period Jitter） 3. 长时间抖动（Long Term Jitter） 4. 相位抖动（Phase Jitter） 5. 单位时间间隔抖动（TIE，Time Interval Error） 2.1 周期抖动 周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。 许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。但是真实情况下很难对理想周期进行量化。如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。所以退而求其次，通常将平均周期作
本人菜鸟编了几个样板 方案1 ORG 0000H AJMP MAIN ORG 000BH AJMP IT0P ORG 1000H MAIN:MOV TMOD,#01H MOV 20H,#OAH CLR A MOV 40H,A MOV 41H,A MOV 42H,A SETB ET0 SETB EA MOV TH0,#3CH MOV TL0,#0B0H SETB TR0 HERE:MOV A,#90H MOV DPTR,#0FF7FH MOVX @DPTR,A MOV DPTR,#0FF7CH MOVX A,@DPTR MOV DPTR,#0FFDH MOV 43H,42H ANL 43H,#0FH MOV A,43H PUSH DPH PUSH DPL MOV DPTR,#TAB1 MOVC A,@A+DPTR POP DPL POP DPH RET TAB1:DB C0H,F9H,A4H,B0H,99H,92H,82H,F8H,80H,90H MOV @DPTR,A MOV DPTR,#0FF7EH MOV 45H,42H ANL 45H,#0F0H CLR A MOV A,45H RR A RR A
RR A RR A PUSH DPH PUSH DPL MOV DPTR,#TAB2 MOVC A,@A+DPTR POP DPL POP DPH RET TAB2:DB C0H,F9H,A4H,B0H,99H,92H,82H,F8H,80H,90H MOV @DPTR,A SJMP HERE IT0P:PUSH PSW PUSH ACC MOV TH0,#3CH MOV TL0,#0B0H DJNZ 20H,RETURN MOV 20H,#0AH MOV A,#01H ADD A,42H DA A MOV 42H,A CJNE A,#60H,RETURN MOV 42H,#00H MOV A,#01H ADD A,41H DA A MOV 41H,A CJNE A,#60H,RETURN MOV 41H,#00H MOV A,#01H DA A MOV 40H,A CJNE A,#24H,RETURN MOV 40H,#00H RETURN:POP ACC POP PSW RETI END
数字电子钟的设计与仿真 Digital electronic clock design and simulation
摘要 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。现代生活的人们越来越重视起了时间观念，可以说是时间和金钱划上了等号。对于那些对时间把握非常严格和准确的人或事来说，时间的不准确会带来非常大的麻烦，所以以数码管为显示器的时钟比指针式的时钟表现出了很大的优势。数码管显示的时间简单明了而且读数快、时间准确显示到秒。而机械式的依赖于晶体震荡器，可能会导致误差。数字钟是采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。数字钟的精度、稳定度远远超过老式机械钟。在这次设计中，我们采用LED数码管显示时、分、秒，以24小时计时方式，根据数码管动态显示原理来进行显示，用12MHz的晶振产生振荡脉冲，定时器计数。在此次设计中，电路具有显示时间的其本功能，还可以实现对时间的调整。数字钟是其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱，因此得到了广泛的使用。 关键字：单片机LED显示 Abstract At the end of the twentieth Century, electronic technology has obtained the rapid development, under its impetus, the modern electronic products almost permeated each domains of the society, effectively promoted the development of social productivity and the improvement of social information-based degree, but also makes the modern electronic products to further improve the performance, product upgrading has become increasingly fast pace. Modern life of people more and more attention to the concept of time, can be said to be the time and money is a sign. For
采样时钟抖动的原因及其对ADC信噪比的影响与 抖动时钟电路设计 ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处 理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。 本文主要讨论采样 (a)12位ADC理想信噪比 (b)AD9245实测信噪比 图1 不同时钟抖动情形下12位ADC的信噪比示意图 时钟抖动对ADC信噪比的影响 采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：
根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。 由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。 图2 一个实用的低抖动时钟产生电路 两种实用的低抖动采样时钟产生电路 时钟抖动的产生机制
Proteus 仿真大赛 电 子 时 钟 仿 真
第一章电子时钟总体设计 电子时钟简介 电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛应用。随着人们生活环境的不断改善和美化，在许多场合都用到电子时钟。 很多单片机产品具有实时时钟的功能，例如智能化仪器仪表、工业过程系统及家用电器等。这里要求实现一个具有实时时钟显示和闹钟控制功能的数字钟。通过数字钟的设计与制作，将前面所学的单片机内部定时资源、I/O端口、键盘和显示接口等知识融会贯通，锻炼独立设计、制作和调试应用系统的能力，深入领会单片机应用系统的硬件设计、模块化程序设计及软硬件调试方法等，并掌握单片机应用系统的开发过程。 电子钟设计要求 设计并制作具有如下功能的数字钟： （1）自动计时，由6位LED先四起显示时、分、秒。 （2）具备校准功能，可以设置当前时间。 （3）具备定时启动功能，可以设置闹钟时间，启闹10s后自动关闭闹铃。 电子钟计时方案 （1）采用实时时钟芯片。针对应用系统对实时功能的普遍需求，各大芯片生产厂家陆续推出了一系列实时时钟集成电路，如DS1287、DS12887、DS1302、PCF8563、S35190等。这些实时时钟芯片具备年、月、日、时、分、秒、计时功能和多点定时功能，计时数据每秒自动更新一次，不需程序干预。单片机可通过中断或查询方式读取计时数据。实时时钟芯片的计时功能无须占用CPU时间，功能完善，精度高，软件程序设计相对简单，在实时工业测控系统中多采用这一类专用芯片来实现。 （2）软件控制。利用AT89S51内部定时/计数器进行中断定时，配合软件延时、分、秒的计时。该方案节省硬件成本，且能够使读者对前面所学知识进行综合运用，因此，本系统设计采用这一方案。 电子钟显示方案 （1）利用串行口扩展LED，实现LED静态显示。 该方案占用单片机资源少，且静态显示亮度高，但硬件开销大，电路复杂，信息刷新速度慢，比适用于单片机并行口资源较少的场合。 （2）利用单片机并行I/O端口，实现LED动态显示。
目录 1绪论 (1) 2P r o t e u s软件介绍 (2) 3数字钟的原理框图 (4) 4电路的设计 (5) 4.1主体电路的设计 (5) 4.1.1秒脉冲电路的设计 (5) 4.1.2计时及状态转换功能的实现 (6) 4.1.3译码与显示电路的设计 (8) 4.1.4校时电路的设计 (10) 4.1.5主体电路图 (11) 4.2功能扩展电路的设计 (12) 4.2.1定时控制电路的设计 (12) 4.2.2整点报时电路的设计 (15) 4.3整体电路的设计 (17) 5整体电路的仿真 (19) 6电路功能测试以及常见问题解决本法 (20) 6.1电路功能测试 (20) 6.2常见问题解决办法..............................................................................2 0 7元件清单 (21) 8心得体会 (22) 9参考文献 (23)
多功能数字钟的设计 1.绪论 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，并且可以实现更多的功能，如：定时控制、整点报时、闹钟、触摸报整点时数等，在现实生活中，各种数字钟已得到了非常广泛的使用。数字钟的设计方法有许多种，例如,可用中小规模集成电路组成数字钟，也还可以利用单片机来实现数字钟等。这些方法都各有其特点，其中利用中小规模集成电路组建数字钟，原理简单，但由于集成电路集成度有限，对于需要实现较多功能的电路设计比较复杂，对于制作者焊接和布线有较高的要求。用单片机实现的电子钟具有结构简单，并便于功能的扩展，但需要涉及到汇编以及C语言编写程序，对设计者有较高的要求。本次设计为用中小规模集成电路组成数字钟。
目录 摘要 (3) 前言 (4) 第一章理论分析 1.1 设计方案 (5) 1.2 设计目的 (5) 1.3 设计指标 (6) 1.4 工作原理及其组成框图 (6) 第二章系统设计 2.1 多谐振荡器 (8) 2.2 计数器 (10) 2.3 六十进制电路 (12) 2.4 译码与LED显示器 (13) 2.5 校时电路 (14) 2.6 电子时钟原理图 (15) 2.7 仿真与检测 (16) 2.8 部分元器件芯片结构图 (18) 2.9 误差分析 (19) 第三章小结 心得体会 (20) 致谢 (21) 参考文献 (22)
摘要 时钟，自从它发明的那天起，就成为人类的朋友，但随着时间的推移，科学技术的不断发展，人们对时间计量的精度要求越来越高，应用越来越广。怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春呢？这就要求人们不断设计出新型时钟。在这次的毕业设计中,针对一系列问题,设计了如下电子钟。 本系统由555多谐振荡器，分频器，计数器，译码器，LED显示器和校时电路组成，采用了CMOS系列（双列直插式）中小规模集成芯片。总体方案手机由主题电路和扩展电路两大分组成。 其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能，进行了各单元设计，总体调试。 关键词：555多谐振荡器;分频器；计数器；译码器；LED显示器
前言 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，因此在许多电子设备中被广泛使用。 电子钟是人们日常生活中常用的计时工具，而数字式电子钟又有其体积小、重量轻、走时准确、结构简单、耗电量少等优点而在生活中被广泛应用，因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。 本次设计以数字电子为主，分别对1S时钟信号源、秒计时显示、分计时显示、小时计时显示、整点报时及校时电路进行设计，然后将它们组合，来完成时、分、秒的显示并且有走时校准的功能。并通过本次设计加深对数字电子技术的理解以及更熟练使用计数器、触发器和各种逻辑门电路的能力。电路主要使用集成计数器，例如CD4060、CD4518，译码集成电路，例如CD4511，LED数码管及各种门电路和基本的触发器等，电路使用5号电池共电，很适合在日常生活中使用。