系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。
所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。如下图所示：
除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和。
时钟偏斜(skew)是指同样的时钟产生的多个子时钟信号之间的延时差异。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移。
时钟偏斜指的是同一个时钟信号到达两个不同寄存器之间的时间差值，时钟偏斜永远存在，到一定程度就会严重影响电路的时序。如下图所示：
信号完整性对时序的影响，比如串扰会影响微带线传播延迟；反射会造成数据信号在逻辑门限附近波动，从而影响最大/最小飞行时间；时钟走线的干扰会造成一定的时钟偏移。有些误差或不确定因素是仿真中无法预见的，设计者只有通过周密的思考和实际经验的积累来逐步提高系统设计的水平。
Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素。很多书里都从不同角度里对
它们进行了解释。
其中“透视”一书给出的解释最为本质：
1. Clock Skew: The spatial variation in arrival time of a clock transition on an
integrated circuit;
2. Clock jitter: The temporal vatiation of the clock period at a given point on the chip;简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定（uncertainty)。造成skew和jitter的原因很多。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了skew。而由于晶振本身稳定性，电源以及温度变化等
原因造成了时钟频率的变化，就是jitter。
skew和jitter对电路的影响可以用一个简单的时间模型来解释。假设下图中t(c-q)代表寄存器的最大输出延迟，t(c-q, cd)表示最大输出延时；t(su)和t(hold)分别代表寄存器的setup, hold time（暂不考虑p.v.t）差异；t(logic)和t(logic, cd)分别表示最大的组合逻辑传输延迟和最小组合逻辑传输延迟；
在不考虑skew和jitter的情况下，及t(clk1)和t(clk2)同频同相时，时钟周期T和t(hold)需要满足
T > t(c-q) + t(logic) + t(su)
t(hold) < t(c-q, cd) + t(logic, cd)
这样才能保证电路的功能正常，且避免竞争的发生。如果考虑CLK2比CLK1晚t1的相位，及skew=t1。
则 t(hold) < t(c-q, cd) + t(logic, cd) - t1
这意味着电路由更大的倾向发生hold time violation；如果考虑CLK1比CLK2晚t2的相位，及skew=-t2，
则 T > t(c-q) + t(logic) + t(su) + t2
这意味着电路的性能下降了，但由于R2的hold time始终满足，所以不会有竞争的麻烦存在。clock jitter
始终是对性能造成负面的影响，一般设计中都需要专门留取10%左右的margin来保证。
clock uncertainty = clock jitter + clock skew. jitter 是由时钟源产生的抖动。skew是时钟树不平衡引起的到达两个寄存器的延迟差。在cts之后,skew由工具算出，因此sta的时候clock uncertainty 可以设一个比较小的值。另外做hold check的时候因为检查的是同一个时钟沿，因此没有jitter只有skew.
估算采样时钟抖动的办法 ADC设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC的孔径抖动组合。 采样过程回顾 根据Nyquist-Shannon采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。假设以100MSPS的速率对高达10MHz的输入信号采样，则不管该信号是位于1到10MHz的基带(首个Nyquist区域)，还是在100到110MHz的更高Nyquist区域内欠采样，都没关系(请参见图1)。 图1100MSPS采样的两个输入信号显示了混叠带来的相同采样点 在更高(第二个、第三个等)Nyquist区域中采样，一般被称作欠采样或次采样。
然而，在ADC前面要求使用抗混叠过滤，以对理想Nyquist区域采样，同时避免重建原始信号过程中产生干扰。 时域抖动 仔细观察某个采样点，可以看到计时不准(时钟抖动或时钟相位噪声)是如何形成振幅变化的。由于高Nyquist区域(例如，f1=10MHz到f2=110MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外，图2表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响ADC中时钟电路的触发阈值。 图2时钟抖动形成更多快速输入信号振幅误差 如果ADC的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了ADC的固有窗口抖动。如图3所示，窗口抖动与时钟抖
什么是内部时钟方式和外部时钟方式 计算机工作时，是在统一的时钟脉冲控制下一拍一拍地进行的。这个脉冲是由单片机控制器中的时序电路发出的。单片机的时序就是CPU在执行指令 时所需控制信号的时间顺序，为了保证各部件间的同步工作，单片机内部电路应在唯一的时钟信号下严格地控时序进行工作，在学习51单片机的时序之前，我们先来了解下时序相关的一些概念。既然计算机是在统一的时钟脉冲控制下工作的，那么，它的时钟脉冲是怎么来的呢？要给我们的计算机CPU提供时序，就需要相关的硬件电路，即振荡器和时钟电路。我们学习的8051单片机 内部有一个高增益反相放大器，这个反相放大器的作用就是用于构成振荡器用的，但要形成时钟，外部还需要加一些附加电路。8051单片机的时钟产生有以下两种方法： 一、内部时钟方式：利用单片机内部的振荡器，然后在引脚XTAL1（18脚）和XTAL2（19脚）两端接晶振，就构成了稳定的自激振荡器，其发出的脉冲 直接送入内部时钟电路，外接晶振时，晶振两端的电容一般选择为30PF左右；这两个电容对频率有微调的作用，晶振的频率范围可在1.2MHz-12MHz之间选择。为了减少寄生电容，更好地保证振荡器稳定、可靠地工作，振荡器和电容应尽可能安装得与单片机芯片靠近。二、外部时钟方式：此方式是利用外部振荡脉冲接入XTAL1或XTAL2。HMOS和CHMOS单片机外时钟信号接入方式不同，HMOS型单片机（例如8051）外时钟信号由XTAL2端脚注入后直接送至内部时钟电路，输入端XTAL1应接地。由于XTAL2端的逻辑电平不是TTL 的，故建议外接一个上接电阻。对于CHMOS型的单片机（例如80C51），因内部时钟发生器的信号取自反相器的输入端，故采用外部时钟源时，接线方式为外时钟信号接到XTAL1而XTAL2悬空。
数学应用之经典时钟问题讲解 1.时针与分针 分针每分钟走1 格，时针每60 分钟5 格，则时针每分钟走1/12 格，每分钟时针比分针少走11/12 格。 例：现在是2 点，什么时候时针与分针第一次重合？ 析：2 点时候，时针处在第10 格位置，分针处于第0 格，相差10 格，则需经过10 / 11/12分钟的时间。 例：中午12 点，时针与分针完全重合，那么到下次12 点时，时针与分针重合多少次？ 析：时针与分针重合后再追随上，只可能分针追及了60 格，则分针追赶时针一次，耗时60 /11/12 ＝720/11 分钟，而12 小时能追随及12*60 分钟/ 720/11 分钟/次=11 次，第11 次时，时针与分针又完全重合在12 点。如果不算中午12 点第一次重合的次数，应为11 次。如果题目是到下次12 点之前，重合几次，应为11-1 次，因为不算最后一次重合的次数。 2.分针与秒针 秒针每秒钟走一格，分针每60 秒钟走一格，则分针每秒钟走1/60 格，每秒钟秒针比分针多走59/60 格 例：中午12 点，秒针与分针完全重合，那么到下午1 点时，两针重合多少次？ 析：秒针与分针重合，秒针走比分针快，重合后再追上，只可能秒针追赶了60 格，则秒针追分针一次耗时，60 格/ 59/60 格/秒= 3600/59 秒。而到1 点时，总共有时间3600 秒，则能追赶，3600 秒/ 3600/59 秒/次=59 次。第59 次时，共追赶了，59 次*3600/59 秒/次=3600 秒，分针走了60 格，即经过1 小时后，两针又重合在12 点。则重合了59 次。 3.时针与秒针 秒针每秒走一格，时针3600 秒走5格，则时针每秒走1/720 格，每秒钟秒针比时针多走719/720格。 例：中午12 点，秒针与时针完全重合，那么到下次12 点时，时针与秒针重合了多少次? 析：重合后再追上，只可能是秒针追赶了时针60 格，每秒钟追719/720 格，则要一次要追60 /720=43200/719 秒。而12 个小时有12*3600 秒时间，则可以追12*3600/43200/719＝710次。此时重合在12 点位置上，即重合了719 次。
等级: HUNAN INSTITUTE OF ENGINEERING 课程设计 课程名称_______ 单片机原理与应用课程设计__________ 课题名称______________ 简易时钟设计_______________ 专业_____________ 电子信息工程_______________ 班级______________ 电信1301班 _______________ 学号__________________ 31 ___________________ 姓名_________________ 彭颗___________________ 指导老师___________________ 林国汉_________________ 2016年3月25日
电气信息学院 课程设计任务书 课题名称 ________________________________ 简易时钟设计_________________________________ 姓名彭颗专业电子信息工程班级1301 学号01 指导老师 _____________________________________ 林国汉 __________________________________ 课程设计时间 ____________ 2016年3月14日-2016年3月25日(3、4周) _________________ 教研室意见意见：审核人: ____________________ 一、任务及要求 设计任务： 本课题要求以MCS-51系列单片机为核心，设计一个数字时钟。 (1)具有时钟和跑表功能，用LED或者液晶显示器进行显示；(2) 具有时钟调整功能 (3)具有闹钟功能，(4) *能将闹钟时间在AT24C02保存(5) *其它功能设计要求： (1)确定系统设计方案；(2)进行系统的硬件设计；(3)完成应用程序设计； (4)应用系统的硬件和软件的调试。 二、进度安排 第一周： 周一：集中布置课程设计任务和相关事宜，查资料确定系统总体方案。 周二?周三：完成硬件设计和电路连接 周四?周日：完成软件设计 第二周： 周一?周三：程序调试 周四?周五：设计报告撰写。周五进行答辩和设计结果检查。 三、参考资料 1、51单片机C语言教程郭天祥编著电子工业出版社 2、单片机原理与应用第2版王迎旭主编机械工业出版社 3单片机原理与应用及C51程序设计杨加国清华大学出版社，2009
什么是PLL 2007-01-18 16:53 1580人阅读评论(0) 收藏举报PLL 是Phase-Locked Loop（锁相环）的缩写。 什么是锁相环？锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收 到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。 由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号 中的时钟信号具有一定的相差，所以很形象地称其为锁相器。 而一般情形下，这种锁相环的三个组成部分和相应的运作机理是： 1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度； 2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器 内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能； 3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通 滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。 从上可以看出，大致有如下框图： ┌─────┐┌─────┐┌───────┐ →─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→ └──┬──┘└─────┘└───────┘│ ↑↓ └──────────────────────────┘ 可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop） 锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波 也可以用于恢复基带信号时钟。
时域时钟抖动分析(一) 新型的高速ADC 都具备高模拟输入带宽(约为最大采样频率的3 到6 倍),因此它们可 以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围,这样系统设计人 员便可以去掉至少一个中间频率级,从而降低成本与功耗。在欠采样接收机设计中必须要特别 注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。 本系列文章共有三部分,“第1 部分”重点介绍如何准确地估算某个时 钟源的抖动,以及如何将其与ADC 的孔径抖动组合。在“第2 部分”中,该组 合抖动将用于计算ADC 的SRN,然后将其与实际测量结果对比。“第3 部分” 将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR,并会重点介绍时钟信号转换 速率的优化。 采样过程回顾 根据Nyquist-Shannon 采样定理,如果以至少两倍于其最大频率的速率来对原始输入 信号采样,则其可以得到完全重建。假设以100 MSPS 的速率对高达10MHz 的输入信号采样, 则不管该信号就是位于1 到10MHz 的基带(首个Nyquist 区域),还就是在100 到 110MHz 的更高Nyquist 区域内欠采样,都没关系(请参见图1)。在更高(第二个、第三个 等)Nyquist 区域中采样,一般被称作欠采样或次采样。然而,在ADC 前面要求使用抗混叠 过滤,以对理想Nyquist 区域采样,同时避免重建原始信号过程中产生干扰。 图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点 时域抖动 仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅 变化的。由于高Nyquist 区域(例如,f1 = 10 MHz 到f2 = 110 MHz)欠采样带来输入 频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外,图2 表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交 叉点的快慢。换句话说,转换速率直接影响ADC 中时钟电路的触发阈值。 图2 时钟抖动形成更多快速输入信号振幅误差 如果ADC 的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准, 从而降低了ADC 的固有窗口抖动。,窗口抖动与时钟抖动(相位噪声)没有一点关系,但就是这 两种抖动分量在采样时间组合在一起。图3 还表明窗口抖动随转换速率降低而增加。转换速 率一般直接取决于时钟振幅。 时钟抖动导致的SNR 减弱 有几个因素会限制ADC 的SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声 (其在低输入频率下限制SNR),以及时钟抖动(SNRJitter)(请参见下面方程式1)。 SNRJitter 部分受到输入频率fIN(取决于Nyquist 区域)的限制,同时受总时钟抖动量 tJitter的限制,其计算方法如下: SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2) 正如我们预计的那样,利用固定数量的时钟抖动,SNR 随输入频率上升而下降。图4 描 述了这种现象,其显示了400 fs 固定时钟抖动时一个14 位管线式转换器的SNR。如果输 入频率增加十倍,例如:从10MHz 增加到100MHz,则时钟抖动带来的最大实际SNR 降低 20dB。 如前所述,限制ADC SNR 的另一个主要因素就是ADC 的热噪声,其不随输入频率变 化。一个14 位管线式转换器一般有~70 到74 dB 的热噪声,。我们可以在产品说明书中找 到ADC 的热噪声,其相当于最低指定输入频率(本例中为10MHz)的SNR,其中时钟抖动还不 就是一个因素。 让我们来对一个具有400 fs 抖动时钟电路与~73 dB 热噪声的14 位ADC 进行分 析。低输入频率(例如:10MHz 等)下,该ADC 的SNR 主要由其热噪声定义。由于输入频率 增加,400-fs 时钟抖动越来越占据主导,直到~300 MHz 时完全接管。尽管相比10MHz 的
内部时钟源 1、内部时钟源结构介绍 该单片机的内部时钟源模块(ICS,The internal clock source)是比较有特色的，除了一般单片机所具有的外部时钟配置（时钟或低成本晶体振荡器）、可编程内部时钟参考（32kHz）之外，还有一个锁频环(FLL, frequency-locked loop)，锁频环的输入信号可以来自外部，也可以来自内部参考，锁频环的输出与外部时钟和内部参考时钟三者之一通过一个可编程分频器(BDIV , reduced bus divider)最终得到内部时钟源模块的最主要输出ICSOUT，总线时钟为ICSOUT的二分频。时钟源模块内部结构以及输出时钟的应用情况参考图1和图2。
对时钟源模块的控制与配置离不开特殊功能寄存器，需要用到的寄存器中的一些位（bits）在图中也已经标出来了，通过这些控制位的选择，时钟模块的输出可以来自外部、内部参考或者锁频环的输出。即使时钟源的输出不经过锁频环FLL，锁频环既可以使能，也可以关闭（省电），种种情况归纳起来，时钟源模块有7种工作模式： FEI：FLL engaged internal mode； FEE：FLL engaged external mode； FBI：FLL bypassed internal mode； FBILP：FLL bypassed internal low power mode； FBE：FLL bypassed external mode FBELP：FLL bypassed external low power mode stop： 这7种工作模式中，前两个字母FE或者FB表示最终ICSOUT是否来自于锁频环，FE表示是，而FB表示FLL被跳过去了，ICSOUT可能来自外部也可能来自内部参考，取决于第三个字母是I（内部）还是E（外部）。有的模式中包含LP表示低功耗，也就是带LP的模式下锁频环被禁止，此时可以给BDC模块供电的，来自于FLL二分频输出的ICSLCLK不再存在。 2、内部时钟源控制寄存器介绍 对内部时钟源的控制与配置是通过2个控制寄存器、一个内部参考时钟调节寄存器以及一个状态与控制寄存器来实现的，对这些控制位的定义建议参考上述内部时钟源结构图。 1 (ICSC1) 内部时钟源控制寄存器
计算机基础知识练习 （ B） 1. 计算机发展阶段的划分是以（）作为标志的。 A) 存储器B)逻辑元件C)程序设计语言D)运算速度 （ A） 2. 世界上第一台电子计算机所采用的电子元件是（）。 A）电子管B）集成电路C）晶体管D）大规模及超大规模集成电路（ B） 3. 第二代计算机使用的电子元件是（）。 A）电子管B）晶体管C）中小规模集成电路D）大规模集成电路（ B） 4. 世界上第一台电子计算机的名字叫（）。 A）EDVAC B ）ENIAC C ）EDSAC D ）MARK-II （ A） 5. 第一台电子计算机ENIAC诞生于（A）1946 B）1958C）1964）年。 D ）1978 （C） 6. 以下不属于计算机的特点的是（）。 ． A）记忆能力强 B ）计算速度快 C ）能完成任何工作 D ）具有一定的逻辑判断能力（ A） 7. 计算机辅助设计的英文缩写是（）。 A）CAD B ）CAT C ）CAI D）CAM （ C） 8. 计算机辅助教学的英文缩写是（）。 A）CAD B ）CAT C ）CAI D）CAM （ C） 9. 利用计算机进行数据编辑加工、制表、查询、统计等工作，属于计算机的（）应用领域。 A）实时控制B）科学计算C）信息处理D）人工智能 （ D） 10. 我们通常使用的笔记本电脑属于（）。 A）巨型机B）小型计算机C）工作站D）个人计算机 （ D） 11. 个人计算机属于（）。 A）小型计算机B）大型计算机C）中型计算机D）微型计算机 （ C） 12. 一个完整的计算机系统是由（）组成。 A）主机和外部设备具B）系统软件和应用软件 C）硬件系统和软件系统D）主机和应用程序 （ A） 13. 微型计算机的硬件系统包括（）。 A）控制器，运算器，存储器和输入输出设备 B）控制器，主机，键盘和显示器 C）主机，电源， CPU和输入输出设备 D）CPU，键盘，显示器和打印机 （ D） 14. 在微型计算机中，访问速度最快的存储介质是（）。 A）优盘B）硬盘C）光盘D）内存 （ D） 15. 在微型计算机中访问下面几个部件时, 速度最快的是哪个部件（）。 A）硬盘B）软盘C）显示器D）主存储器 （ C） 16. 存储器可分为（）两类。 A）RAM和 ROM B ）硬盘和软盘C）内存储器和外存储器D）ROM和Cache （ D） 17. 在计算机中， CPU对内存储器只读不写的部件是（）。 A）RAM B ） Cache C）磁盘D）ROM （ D） 18. 在构成计算机的基本部件中 , （）与运算器通常合称为中央处理器（CPU）。 A）主存储器B）辅存储器C）电源D）控制器 （ B） 19. 计算机的指挥中心是（）。 A）运算器B）控制器C）存储器D）I/O设备 （ C） 20. 在微型计算机中 , 运算器的主要功能是进行（）。 A）算术运算B）逻辑运算C）算术逻辑运算D）初等函数运算 （ C） 21. 微型计算机的硬盘是该机的（）。 A）内 ( 主 ) 存储器B）CPU的一部分C）外(辅)存储器D）数据输出设备
在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。 其实是四个时钟源，如下图所示（灰蓝色），PLL是由锁相环电路倍频得到PLL时钟。 ①、HSI是高速内部时钟，RC振荡器，频率为8MHz。 ②、HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz。 ③、LSI是低速内部时钟，RC振荡器，频率为40kHz。 ④、LSE是低速外部时钟，接频率为32.768kHz的石英晶体。 ⑤、PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。
其中40kHz的LSI供独立看门狗IWDG使用，另外它还可以被选择为实时时钟RTC的时钟源。另外，实时时钟RTC的时钟源还可以选择LSE，或者是HSE的128分频。RTC的时钟源通过RTCSEL[1:0]来选择。 STM32中有一个全速功能的USB模块，其串行接口引擎需要一个频率为48MHz的时钟源。该时钟源只能从PLL输出端获取，可以选择为1.5分频或者1分频，也就是，当需要使用USB模块时，PLL必须使能，并且时钟频率配置为48MHz或72MHz。 另外，STM32还可以选择一个时钟信号输出到MCO脚(PA8)上，可以选择为PLL输出的2分频、HSI、HSE、或者系统时钟。 系统时钟SYSCLK，它是供STM32中绝大部分部件工作的时钟源。系统时钟可选择为PLL输出、HSI或者HSE。系统时钟最大频率为72MHz，它通过AHB分频器分频后送给各模块使用，AHB分频器可选择1、2、4、8、16、64、128、256、512分频。其中AHB分频器输出的时钟送给5大模块使用： ①、送给AHB总线、内核、内存和DMA使用的HCLK时钟。 ②、通过8分频后送给Cortex的系统定时器时钟。 ③、直接送给Cortex的空闲运行时钟FCLK。 ④、送给APB1分频器。APB1分频器可选择1、2、4、8、16分频，其输出一路供APB1外设使用(PCLK1，最大频率36MHz)，另一路送给定时器(Timer)2、3、4倍频器使用。该倍频器可选择1或者2倍频，时钟输出供定时器2、3、4使用。 ⑤、送给APB2分频器。APB2分频器可选择1、2、4、8、16分频，其输出一路供APB2外设使用(PCLK2，最大频率72MHz)，另一路送给定时器(Timer)1倍频器使用。该倍频器可选择1或者2倍频，时钟输出供定时器1使用。另外，APB2分频器还有一路输出供ADC分频器使用，分频后送给ADC模块使用。ADC分频器可选择为2、4、6、8分频。 在以上的时钟输出中，有很多是带使能控制的，例如AHB总线时钟、内核时钟、各种APB1外设、APB2外设等等。当需要使用某模块时，记得一定要先使能对应的时钟。 需要注意的是定时器的倍频器，当APB的分频为1时，它的倍频值为1，否则它的倍频值就为2。
译自： SiT-AN10007 Rev 1.2 January 2014 Clock Jitter Definitions and Measurement Methods 时钟抖动的定义与测量方式 [译]懒兔子 1 简介 抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。 2 抖动的分类 抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类： 1. 周期抖动（Period Jitter） 2. 相邻周期间的抖动（Cycle to Cycle Period Jitter） 3. 长时间抖动（Long Term Jitter） 4. 相位抖动（Phase Jitter） 5. 单位时间间隔抖动（TIE，Time Interval Error） 2.1 周期抖动 周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。 许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。但是真实情况下很难对理想周期进行量化。如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。所以退而求其次，通常将平均周期作
时钟缓冲器基础知识 时钟是所有电子产品的基本构建块今天。用于在同步数字系统中的每个数据过渡，有一个时钟，用于控制的寄存器中。大多数系统使用晶体，频率时序发生器（FTGS ），或廉价的陶瓷谐振器来产生精确的时钟同步的系统。此外，时钟缓冲器被用来创建多个副本，乘，除时钟频率，甚至移动时钟边沿向前或向后的时间。许多时钟缓冲解决方案已经创造了超过过去几年，以解决当今高速逻辑系统所需的许多挑战。其中一些挑战包括：高工作频率和输出频率，传播延迟从输入到输出，输出到输出歪斜引脚之间，周期tocycle和长期抖动，扩频，输出驱动强度，I / O电压标准和冗余。因为钟表是最快的信号系统，通常最重的负载下，特别考虑必须在创建时钟树时发出。在这一章中，我们列出了非PLL和基于PLL的缓冲区的基本功能，并显示这些设备如何被用来解决高速逻辑设计挑战。 在当今的典型的同步设计中，通常需要多个时钟信号，以驱动各种组件。创建副本的所需数目的时钟树的构建。树开始于一个时钟源，例如振荡器或外部信号并驱动一个或多个缓冲器。缓冲器的数量通常是依赖于目标设备的数目和位置。 在过去几年里，通用逻辑组件被用来作为时钟缓冲器。这些是足够的时间，但他们做一点维持时钟的信号完整性。事实上，它们实际上是一个不利的电路。随着时钟树中的速度和时序容限降低增加，传播延迟和输出歪斜变得越来越重要。在接下来的几节中，我们讨论了旧设备，为什么他们却不足以应付当今的设计需求。与现代缓冲区相关的常见术语的定义如下。最后，我们解决了现代时钟缓冲器的属性具有和不具有PLL。经常被用作时钟源的FTG是一种特殊类型的PLL时钟缓冲器。 ◆早期的缓冲器 一种时钟缓冲器是一种装置，其输出波形随输入波形。输入信号传播通过该设备并重新驱动输出缓冲器。因此，这种装置具有与它们相关联的传播延迟。此外，由于通过每个输入输出路径上的设备的传播延迟之间的差异，将歪斜的输出之间存在。一类非PLL时钟缓冲器的一个例子是74F244 ，可从几个制造商。这些设备已经面世多年，是适用于设计中的频率分别为20MHz以下。设计师时钟和风扇出来，只会令到在电路卡上的多个同步设备。有了这些缓慢的频率和相关的上升时间，设计师们适当的利润，用以满足建立和保持时间的同步接口。然而，这些缓冲区是不是最佳的为今天的高速时钟要求。该74F244患有长传播延迟（3 ?5 ns）和长输出到输出偏斜延迟。基于非PLL时钟缓冲器在最近几年有所改善，并使用更先进的I / O设计技术来提高输出至输出偏斜。随着时钟周期越短，在时钟分配系统的不确定性或歪斜变得更加的一个因素。由于时钟用于驱动处理器和同步系统部件之间的数据传输，时钟分配系统是系统设计的一个重要组成部分。时钟分配系统的设计，不采取歪斜考虑可能会导致系统性能下降和可靠性。 ◆时钟偏差 歪斜是在指定发生在同一时间的两个信号的到达时间的变化。歪斜是由驱动装置和变异引起的电路板走线布局变化的电路板延时器的输出歪斜。由于时钟信号驱动系统的许多部件，并且因为所有这些组件应该正好在同一时间，以进行同步接收的时钟信号，在时钟信号的其目的地的到达的任何变化将直接影响系统的性能。歪斜通过改变时钟边沿的到来将直接影响系统的利润。因为在同步系统中的元素所需要的时钟信号，以在同一时间到达时，时钟偏差减小其内的信息，可以通过从一个装置到下一个循环时间。 随着系统速度的提高，时钟偏差的总周期时间的比例越来越大。当循环次数分别为50纳秒，时钟歪斜很少是设计重点。即使是歪斜的周期时间20 ％，它不会引起任何问题。作为循环次数下降到15ns少，时钟偏差，需要不断增加的设计资源的量。现在，通常情况下，这些高速系统中只能有10 ％专门用于时钟偏移的时序预算的，所以很明显，它必须减少。 有两种类型的时钟偏差的影响系统性能。时钟驱动器会导致固有偏差和所述印刷电路板
以下资料摘自电子发烧友网感谢作者,版权归网站所有,资料仅供参考 ds1302时钟程序详解 DS1302 的控制字如图2所示。控制字节的最高有效位(位7)必须是逻辑1，如果它为0，则不能把数据写入DS1302中，位6如果为0，则表示存取日历时钟数据，为1表示存取RAM数据;位5至位1指示操作单元的地址;最低有效位(位0)如为0表示要进行写操作，为1表示进行读操作，控制字节总是从最低位开始输出。 2.3 数据输入输出(I/O) 在控制指令字输入后的下一个SCLK时钟的上升沿时，数据被写入DS1302，数据输入从低位即位0开始。同样，在紧跟8位的控制指令字后的下一个SCLK脉冲的下降沿读出DS1302的数据，读出数据时从低位0位到高位7。 2.4 DS1302的寄存器 DS1302有12个寄存器，其中有7个寄存器与日历、时钟相关，存放的数据位为BCD码形式,其日历、时间寄存器及其控制字见表1。
此外，DS1302 还有年份寄存器、控制寄存器、充电寄存器、时钟突发寄存器及与RAM相关的寄存器等。时钟突发寄存器可一次性顺序读写除充电寄存器外的所有寄存器内容。DS1302与RAM相关的寄存器分为两类：一类是单个RAM单元，共31个，每个单元组态为一个8位的字节，其命令控制字为C0H～FDH，其中奇数为读操作，偶数为写操作；另一类为突发方式下的RAM寄存器，此方式下可一次性读写所有的RAM的31个字节，命令控制字为FEH(写)、FFH(读)。 ds1302程序流程图
3.2 DS1302实时时间流程 图4示出DS1302的实时时间流程。根据此流程框图，不难采集实时时间。下面结合流程图对DS1302的基本操作进行编程：
采样时钟抖动的原因及其对ADC信噪比的影响与 抖动时钟电路设计 ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处 理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。 本文主要讨论采样 (a)12位ADC理想信噪比 (b)AD9245实测信噪比 图1 不同时钟抖动情形下12位ADC的信噪比示意图 时钟抖动对ADC信噪比的影响 采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：
根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。 由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。 图2 一个实用的低抖动时钟产生电路 两种实用的低抖动采样时钟产生电路 时钟抖动的产生机制
计算机基础知识练习 （B）1.计算机发展阶段的划分是以（）作为标志的。 A)存储器 B)逻辑元件 C)程序设计语言 D)运算速度 （A）2.世界上第一台电子计算机所采用的电子元件是（）。 A）电子管 B）集成电路 C）晶体管 D）大规模及超大规模集成电路 （B）3.第二代计算机使用的电子元件是（）。 A）电子管 B）晶体管 C）中小规模集成电路 D）大规模集成电路 （B）4.世界上第一台电子计算机的名字叫（）。 A）EDVAC B）ENIAC C）EDSAC D）MARK-II （A）5.第一台电子计算机ENIAC诞生于（）年。 A）1946 B）1958 C）1964 D）1978 （C）6.以下不．属于计算机的特点的是（）。 A）记忆能力强 B）计算速度快 C）能完成任何工作 D）具有一定的逻辑判断能力（A）7.计算机辅助设计的英文缩写是（）。 A）CAD B）CAT C）CAI D）CAM （C）8.计算机辅助教学的英文缩写是（）。 A）CAD B）CAT C）CAI D）CAM （C）9.利用计算机进行数据编辑加工、制表、查询、统计等工作，属于计算机的（）应用领域。 A）实时控制 B）科学计算 C）信息处理 D）人工智能 （D）10.我们通常使用的笔记本电脑属于（）。 A）巨型机 B）小型计算机 C）工作站 D）个人计算机 （D）11.个人计算机属于（）。 A）小型计算机 B）大型计算机 C）中型计算机 D）微型计算机 （C）12.一个完整的计算机系统是由（）组成。 A）主机和外部设备具 B）系统软件和应用软件 C）硬件系统和软件系统 D）主机和应用程序 （A）13.微型计算机的硬件系统包括（）。 A）控制器，运算器，存储器和输入输出设备 B）控制器，主机，键盘和显示器 C）主机，电源，CPU和输入输出设备 D）CPU，键盘，显示器和打印机 （D）14.在微型计算机中，访问速度最快的存储介质是（）。 A）优盘 B）硬盘 C）光盘 D）内存 （D）15.在微型计算机中访问下面几个部件时,速度最快的是哪个部件（）。 A）硬盘 B）软盘 C）显示器 D）主存储器 （C）16.存储器可分为（）两类。 A）RAM和ROM B）硬盘和软盘 C）内存储器和外存储器 D）ROM和Cache （D）17.在计算机中，CPU对内存储器只读不写的部件是（）。 A）RAM B）Cache C）磁盘 D）ROM （D）18.在构成计算机的基本部件中,（）与运算器通常合称为中央处理器（CPU）。 A）主存储器 B）辅存储器 C）电源 D）控制器 （B）19.计算机的指挥中心是（）。 A）运算器 B）控制器 C）存储器 D）I/O设备 （C）20.在微型计算机中,运算器的主要功能是进行（）。 A）算术运算 B）逻辑运算 C）算术逻辑运算 D）初等函数运算 （C）21.微型计算机的硬盘是该机的（）。 A）内(主)存储器 B）CPU的一部分 C）外(辅)存储器 D）数据输出设备
微机原理（单片机）课程设计总结报告 项目名称：电子钟 一、设计任务电子钟 上位机：完成界面设计与通讯程序（1）能够显示当前时间 3个闹钟时间、复位（2）能够设置时间、至少）能够调用已有的曲子作为闹铃（3 （4）可以对串口进行设置下位机：完成电路设计与控制程序显示当前时间和最近一次闹钟时间LCD）1（． （2）按键进行时间调整，按键1控制小时，按键2控制分钟，按键3控制秒，按键4时间调整和闹钟设置切换，按键5复位
（3）能够播放上位机下传的曲子 （4）通过串口与上位机通讯 二、总体方案： 电子钟总体框图如图1所示。 图1 电子钟总体功能模块图 图中，控制器采用单片机89C52，通过编程来控制系统整体的设置和运行；按键扫描模块利用单片机本身的6个按键中的前5个，通过编写程序来实现任务设计中的按键要求；闹钟模块则通过改变蜂鸣器高低电平状态持续时间的长短来实现不同的响铃；输入输出模块则配合按键扫描模块来对电子钟时钟和闹钟进行初始的时间设定及修改；上位机模块则通过串口实现上下位机之间的通信。 三、硬件设计： 首先，为了完成本次设计任务，我们需要认识89C52的组成结构。它是INTEL公司MCS-51系列单片机中基本的产品，采用ATMEL公司可靠的CMOS工艺技术制造的高性能8位单片机，属于标准的MCS-51的HCMOS产品。它结合了CMOS的高速和高密度技术及CMOS的低功耗特征，它基于标准的MCS-51单片机体系结构和指令系统，属于89C51增强型单片机版本，集成了时钟输出和向上或向下计数器等更多的功能，适合于类似马达控制等应用场合。89C52内置8位中央处理单元、512字节内部数据存储器RAM、8k片内程序存储器（ROM）32个双向输入/输出(I/O)口、3个16位定时/计数器和5个两级中断结构，一个全双工串行通信口，片内时钟振荡电路。此外，89C52还可工作于低功耗模式，可通过两种软件选择空闲和掉电模式。在空闲模式下冻结CPU而RAM定时器、串行口和中断系数据，时钟振荡停止，同时停止芯片内其它功能。RAM统维持其功能。掉电模式下，保存． 其次，为了显示时钟和闹钟，需要了解LCD1602的工作原理。1602液晶也叫1602字符型液晶，它是一种专门用来显示字母、数字、符号等的点阵型液晶模块。它由若干个5X7或者5X11等点阵字符位组成，每个点阵字符位都可以显示一个字符，每位之间有一个点距的间隔，每行之间也有间隔，起到了字符间距和行间距的作用，正因为如此所以它不能很好地显示图形。1602LCD 是指显示的内容为16*2,即可以显示两行，每行16个字符液晶模块（显示字符和数字）。 最后，作为单片机的常识，我们应该了解单片机的最小系统。单片机的最小系统是指单片机能正常工作所必须的基本电路，主要有单片机、复位电路、晶振电路构成，如果采用的是不带内部ROM的单片机，还需要有外部ROM扩展电路。 四、软件设计： 下位机：
信号完整性分析基础系列之九 ——时钟的抖动测量与分析 张昌骏 美国力科公司深圳代表处 摘要：本文简要介绍了时钟的抖动定义、各种抖动的应用范围、抖动的分解和基于示波器的测量与分析方法。 关键词：时钟，抖动测量，抖动分析，相位噪声，实时示波器 时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。 时钟抖动的分类与定义 时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。 TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。 对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。 图1：三种时钟抖动的计算方法
时钟抖动的应用范围 在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。TIE 抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE 抖动的要求。对于串行收发器的参考时钟，通常测量其TIE 抖动。如下图2所示，在2.5Gbps 的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz 后，为Serializer （并行转串行电路）提供时钟。当参考时钟抖动减小时，TX 输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE 抖动。另外，用于射频电路的时钟通常也需测量其TIE 抖动（相位抖动）。 在并行总线系统中，通常重点如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片 的IO Buffer，第二个脉冲将数据 锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟 （flight time）过大时，数据的 建立时间不够，传输延迟过小时， 数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期的变化直接 影响建立保持时间，需要测量 period jitter 和cycle to cycle jitter。关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall 和James A. McCall 写的信号完整性分析书籍：《High-Speed Digital System Design》。 另外一种常见的并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter 和cycle to cycle jitter。比如DDR2就属于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum 规范中定义了时钟的抖动测试包括周期抖动和相邻周期抖动，分别如表格1中tJIT(per)和tJIT(cc)，此外，还需要测量N-Cycle jitter，即N 个周期的相邻周期抖动，比如表格1中tERR(2per)是连续2个周期的周期值与下2个周期的周期值的时间差，tERR(3per)是3个周期组合的相邻周期抖动，依此类推。 Driving Receiving 关注period jitter 和cycle to cycle jitter。比
理解时钟抖动对高速ADC的影响 时间：2009-03-06 14:01:55 来源：作者：Derek Redmayne 对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器(ADC)的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。 我们将以凌力尔特(LTC)最新推出的高性能16位、160Msps的ADC LTC2209为例进行说明。LTC2209具有77.4dB的信噪比(SNR)，100dB 基带无寄生动态范围(SFDR)。 与当今市场上的许多高速ADC一样，LTC2209也使用采样-保持(S&H)电路，该电路本质上是对ADC输入的点取(Snapshot)。当采样-保持开关闭合后，ADC输入网络被连至采样电容。在开关打开的那一刻(1/2时钟周期后)，采样电容上的电压被记录并保持。 开关打开时间上的变异被称为孔径不确定性(aperture uncertainty)，或称为抖动，它将产生一个与抖动或输入信号斜率成比例的误差电压。换句话，输入频率越快、幅值越高，则越易受时钟源的影响。图1显示的是斜率与抖动的关系。 把时钟描述为“低抖动”已变得几乎毫无意义。这是因为它对不同的关注者意味不同。对可编程逻辑供应商来说，30皮秒、甚至50皮秒都可被认为是低抖动的；相反的，根据输入频率的不同，高性能ADC需要的时钟抖动应在1皮秒以内。 除非在频谱的最高端将出现满量程信号，否则与对最高频率成分的简单化处理不同，更精确地来讲，采样后信号的频谱功率分布才是决定性因素。举个简化的例子，从DC到1MHz的均匀频带功率在1MHz的等值功率时比单频或窄带的灵敏度低6dB。 在任何情况下，都有各种因素会造成抖动，除ADC本身内部的孔径抖动外，还有振荡器、各种频率分割器、时钟缓冲器和由耦合效应引入的任何噪音等其它多种因素。 LTC2209 的内部孔径抖动是70fsec(1fsec=10-15秒)。就LTC2209和LTC其它高速16位系列ADC所表现出的性能看，在某些采样情况下，0.5皮秒的抖动(大多振荡器供应商所能提供的最高指标)就可对SNR产生明显影响。决定所需要的抖动性能的不是ADC，而是具体采样情况。 任何在140MHz输入频率下具备77dB SNR的ADC都需要相同的抖动性能，以便不折不扣地实现数据手册上标注的SNR。就抖动性能来说，决定性因素是输入频率而非时钟频率。就LTC2209 来说，带10皮秒抖动的时钟将在1MHz输入频率仅产生0.7dB的SNR损耗。在140MHz，SNR将被降低至41.1dB。