XXXX
EDA论文
论文题目：基于EDA的数字电子钟的实现
指导老师：
院系：XXX
姓名：
学号：
班级：XXX
2010年11月25日
摘要
Abstract
第一章：绪论
1.1：选题目的
1.2：设计思路
第二章：数字电子钟小系统 2.1：整体设计方案框架图 2.2：模块程序验证
2.3：总程序框图
第三章：硬件实现与总结
3.1：硬件实现
3.2：总结
致谢
参考文献
EDA技术[1]的设计语言为VHDL(硬件描述语言)，实验载体为可编程器件CPLD或者FPGA，进行元件建模和仿真的目标器件为ASIC/SOC芯片。它是一种自动化设计电子产品的过程。在电子设计仿真的领域里，EDA技术的出现具有非常重要的现实意义。EDA 源自于计算机辅助设计、制造、测试以及辅助工程。利用EDA工具，设计者们可以从概念、算法、协议等方面来设计电子系统。值得一提的是，在整个电子系统的设计过程中，设计电路、分析性能、布置IC和PCB版图等步骤都可以在电脑上自动完成。
时钟我们的日常生活中必备的生活用品之一。而数字时钟的出现更是给人们的生产生活带来了极大的便利。EDA技术为数字类产品提供了一个非常简便实用的开发平台。随着EDA技术的快速发展，数字时钟的应用的范围越来越广泛，并且它在功能、外观等方面也有了很大的改善和提高。本文就是基于EDA技术和数字电路的基础知识，利用Quartus2软件、再现一个传统时钟功能和闹铃功能的数字时钟。整个小系统包括传统数字时钟所拥有的计时模块、校时模块、译码显示模块。
关键词:EDA；数字时钟；模块；闹钟
Abstract
EDA technology design language for VHDL (hardware description language), experimental carrier for programmable devices, components or FPGA CPLD device modeling and simulation of target for ASIC/SOC chip. It is a kind of automation design electronic product process. In the electronic design simulation field, EDA technique appears has very important practical significance. EDA originated in computer aided design, manufacture, test and the auxiliary projects. Using EDA tools, designers can from concept, algorithm, agreement, etc to design electronic systems. Be worth what carry is, in the whole electronic system design process, the circuit design, analyzing performance, decorate IC and PCB layout steps can be on the computer automatically.
Clock is one of the necessaries in our daily life. And digital clock has brought about lots of convenience. EDA technology provides a simpler and more useful platform to make a study of digital products. With the development of EDA technology, digital clock has improved a lot in its designing process, functions, appearance and so on. Nowadays, this paper is based on EDA technique and digital circuit, by using the basic knowledge of Quartus2 software, reproduce a traditional clock function and alarm function of digital clock. The system includes traditional digital clocks have timer modules, alarm clock module, decoding display module.
Keywords: EDA; digital clock; modules; alarm
第一章：绪论
1.1：选题目的
时钟是我们日常生活中常见的一种电子产品，它的出现给我们的生活带来了极大的便利，在大学这两年里所学的有关电子的知识尤其是EDA给了我一个平台去再现原始的、传统的数字电子钟，也为深入去了解、思考创新数字电子钟有一个基础。
目前，现代时钟正朝着高精度、多功能、小体积、低功耗等方向发展。在这种趋势下，数字时钟以其小巧的外形、便宜的价格、走时准确、功能强大等优点迅速成为钟表市场上的主流产品。由此可见，研究数字时钟的扩展及其应用，有着非常重要的现实意义。
因此，本论文即利用EDA技术（本论文仅涉及VHDL语言编程及硬件实现）以及数字电路技术等基础知识设计了一个传统钟表功能（如计时、闹铃等）数字时钟小系统。
1.2：设计思路
要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出以及显示模块组成。首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。
其中，主要模块有四个。它包括脉冲信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、译码显示模块、复位模块。各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。
第二章：数字电子钟小系统
2.1：整体设计方案框架图
译码显示
计时模块校时模块
复位模块
时钟脉冲
2.2：模块程序验证
1、秒计时器（second1）
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity second is
port(clk,reset:in std_logic;
sec1,sec2:out std_logic_vector(3 downto 0);
carry:out std_logic);
end second;
architecture rt1 of second is
signal sec1_t,sec2_t:std_logic_vector(3 downto 0); begin
process(clk,reset)
begin
if reset='1'then
sec1_t<="0000";
sec2_t<="0000";
elsif clk'event and clk='1'then
if sec1_t="1001"then
sec1_t<="0000";
if sec2_t="0101"then
sec2_t<="0000";
else
sec2_t<=sec2_t+1;
end if;
else
sec1_t<=sec1_t+1;
end if;
if sec1_t="1001" and sec2_t="0101"then
carry<='1';
else
carry<='0';
end if;
end if;
end process;
sec1<=sec1_t;
sec2<=sec2_t;
end rt1;
程序生成波形和硬器件：
同秒计时器一样
3、时计时器（hour1）
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity hour is
port (clk,reset:in std_logic;
hour1,hour2:out std_logic_vector(3 downto 0)); end hour;
architecture rt1 of hour is
signal hour1_t,hour2_t:std_logic_vector(3 downto 0); begin
process(clk,reset)
begin
if reset='1'then
hour1_t<="0000";
hour2_t<="0000";
elsif clk'event and clk='1'then
if hour1_t="0011" and hour2_t="0010"then
hour1_t<="0000";
hour2_t<="0000";
else
if hour1_t="1001"then
hour1_t<="0000";
if hour2_t="0010"then
hour2_t<="0000";
else
hour2_t<=hour2_t+1;
end if;
else
hour1_t<=hour1_t+1;
end if;
end if;
end if;
end process;
hour1<=hour1_t;
hour2<=hour2_t;
end rt1;
程序生成波形和硬器件：
4、分频器（fp）
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity fp is
port (rst,clk : in STD_LOGIC;
what: out STD_LOGIC);
end fp;
architecture a of fp is
signal count100 : integer range 0 to 99;
signal tt:std_logic;
begin
process (rst,clk)
begin
if rst='1' then count100<=0;
elsif rising_edge(clk) then
count100<= count100 + 1 ;tt<=tt;
if count100=99 then count100<=0;tt<=not tt;
end if ;
end if;
what<=tt;
end process;
end a;
程序生成波形和硬器件：
5、mux6_1scan
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mux6_1scan is
port(clkscan,reset:in std_logic;
in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0);
data:out std_logic_vector(3 downto 0);
sel:out std_logic_vector(2 downto 0));
end mux6_1scan;
architecture rt1 of mux6_1scan is
signal count:std_logic_vector(2 downto 0);
begin
process(clkscan,reset)
begin
if reset='1'then
count<="000";
elsif clkscan'event and clkscan='1'then
if count="101"then
count<="000";
else
count<=count+1;
end if;
end if;
end process;
process(count)
begin
case count is
when "000"=>data<=in1;
when "001"=>data<=in2;
when "010"=>data<=in3;
when "011"=>data<=in4;
when "100"=>data<=in5;
when others=>data<=in6;
end case;
end process;
sel<=count;
end rt1;
程序生成波形和硬器件：
6.译码显示模块的VHDL程序（segment
7.vhd）library ieee;
use ieee.std_logic_1164.all;
entity segment7 is
port(data:in std_logic_vector(3 downto 0); dout:out std_logic_vector(6 downto 0)); end segment7;
architecture behav of segment7 is
begin
process(data)
begin
case data is
when "0000"=>dout<="1111110";
when "0001"=>dout<="0110000";
when "0010"=>dout<="1101101";
when "0011"=>dout<="1111001";
when "0100"=>dout<="0110011";
when "0101"=>dout<="1011011";
when "0110"=>dout<="1011111";
when "0111"=>dout<="1110010";
when "1000"=>dout<="1111111";
when "1001"=>dout<="1111011";
when others=>dout<="0000000";
end case;
end process;
end behav;
程序生成波形和硬器件：
7.校时模块图
四、系统设计
将上述5个程序作为底层文件，存放在同一个文件夹中，然后按下面的图将这几个文件连接起来，并用元件例化语句编写顶层文件的程序，如下:
library ieee;
use ieee.std_logic_1164.all;
entity zdbs is
port(hour1,hour2,min1,min2,sec1,sec2:in std_logic_vector(3 downto 0);
q1,q0:in std_logic;
q:out std_logic);
end zdbs;
architecture one of zdbs is
signal q3,q4:std_logic;
begin
process(min1,min2,sec1,sec2)
begin
if hour2="0000"and hour1<"0111"then
q3<='0';
q4<='0';
elsif min2="0101"and min1="1001"and sec2="0101"then
if sec1="0000"or sec1="0010"or sec1="0100" or sec1="0110"or sec1="1000"then
q3<='1';
else
q3<='0';
end if;
end if;
if hour2="0000"and hour1<"0111"then
q3<='0';
q4<='0';
elsif min2="0000"and min1="0000"and sec2="0000"and sec1="0000"then q4<='1';
else
q4<='0';
end if;
end process;
q<=(q3 and q0)or(q4 and q1);
end one;
程序生成波形和硬器件：
2.3：总程序框图
第三章：硬件实现与总结
3.1：硬件实现
3.2：总结
在这次设计过程中，我在老师和老师的指导下逐步加深了了解，其间也曾经遇到很多问题，不论是程序设计方面的，还是调试方面的问题。最后，通过不断的尝试和老师、同学的指导，这些问题终于一一得到解决。
计数器老师已经在EDA和数电课堂上讲解过了，所以设计起来并不困难。我已经知道了分/秒使用M60，小时使用M24。并且在设计中，我发现了一个小小的问题，在校时分时秒也在计数，在校时时分时分也在计数，因此，我在校时和脉冲输入后加一个与门，这样问题就得到解决，在校时时不在同时计数，实现起来十分容易。
致谢
大三第一个学期转眼间就已成为过去，在过去的一学期里，@@老师严谨的工作态度和和睦的为人处事态度给我留下了深刻印象。在学习EDA这门课程中，老师的帮助是离不开的，各式上课的方式也都很受同学的关注，老师文雅、亲切的谈吐风格更为同学喜爱。因此，在这里，我忠心的谢谢老师对我的耐心教育和悉心指导，尤其在部分实验上的悉心指导和帮助，同时也感谢同学们对我论文提出的意见和帮助。
最后祝愿老师工作顺心、健康快乐，祝愿同学们学业有成、百尺竿头更进一步。
参考文献：
1.江国强．EDA技术与应用. 北京：电子工业出版社
2.阎石等．数字电子技术[M]．北京：高等教育出版社
3.徐晓玲,田亚菲,崔伟.基于EDA仿真的电子时钟系统设计[A].兰州大学，2009.
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
EDA技术课程设计报告多功能数字电子钟 （Verilog HDL语言实现） 专业：********** 班级：（1）班 姓名：叶荆风 学号：******* 制作时间：2012年11月1日
目录 前言 (2) 一、设计要求 (3) 1、基本要求 (3) 2、操纵需求 (3) 二、设计方案 (3) 1、层次化设计 (3) 2、系统示意图 (3) 三、设计过程 (4) 1、小时计时模块 (4) 2、分钟计时模块 (16) 3、秒计时模块 (18) 4、校时校分模块 (19) 5、正点报时模块 (20) 6、时段控制-路灯亮灭模块 (21) 7、分频模块 (22) 8、译码模块 (22) 9、〝秒〞〝分〞〝小时〞计时单元功能电路模块 (23) 10、不加分频、译码模块的顶层文件 (24) 11、完整的数字钟总接线图 (25) 四、联机操作 (25) 1、选定芯片系列 (26) 2、分配引脚 (26) 3、编译 (27) 4、下载 (27) 5、DE2开发板上的一些具体设置 (28) 五、课设心得 (29) 六、参考文献 (29) Verilog HDL仿真源文件下载地址：https://www.doczj.com/doc/8517929192.html,/zhuye-47753-yiyejingfeng.aspx
前言 数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字电子钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。 本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到校时校分、时段控制、整点报时等。因此，研究数字电子钟及扩大其应用，有着非常现实的意义。
唐山学院 《EDA技术》课程设计 题目数字电子钟设计 系 (部) 智能与信息工程学院 班级 13电本1班 姓名马建雨 学号 4130208144 指导教师郭耀华、王默琦、戴彦 2016 年 7 月 4 日至 7 月 8 日共 1 周
2016年 7 月8日 目录 1 引言 (1) 2 EDA技术简介 (2) 2.1 EDA技术的基本特征 (2) 2.2 硬件描述语言 (2) 3 QuartusII软件简介 (4) 3.1软件介绍 (4) 3.2 QuartusII工作环境介绍 (5) 4 课程设计说明 (8) 4.1设计容 (8) 4.2设计要求 (8) 4.3设计目的 (8) 4.4设计思路 (8) 4.5 设计具体方案及实现 (9) 4.5.1秒、分、时计时模块 (9) 4.5.2 动态显示模块 (11) 4.5.3 整点报时模块 (13) 4.5.4 校时模块 (14) 4.6 总程序 (16) 5 总结 (18) 参考文献 (19)
1 引言 随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升；电子类的高新技术项目的开发也愈益依赖于EDA技术的应用。即使是普通的电子技术的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、、性能价格比大幅提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。 EDA技术的设计语言为VHDL(硬件描述语言)，实验载体为可编程器件CPLD 或者FPGA，进行元件模拟和仿真的目标器件为ASIC/SOC芯片。它是一种自动化设计电子产品的过程。在电子设计仿真的领域里，EDA技术的出现具有非常重要的现实意义。EDA源自于计算机辅助设计、制造、测试以及辅助工程。利用EDA 工具，设计者们可以从概念、算法、协议等方面来设计电子系统。值得一提的是，在整个电子系统的设计过程中，设计电路、分析性能、布置IC和PCB版图等步骤都可以在电脑上自动完成。 时钟是我们日常生活中必备的生活用品之一。而数字时钟的出现更是给人们的生产生活带来了极大的便利。钟表的数字化给人们生产生活带来了极大的方便，而且大扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 EDA技术为数字类产品提供了一个非常简便实用的开发平台。随着EDA技术的快速发展，数字时钟的应用越来越广泛，并且它在功能外观方面也有了很大的改善和提高。本文就是基于EDA技术的基础知识，利用Quartus2软件再现一个具有传统时钟功能和自动报时功能的数字时钟。 数字钟采用EDA技术设计，利用硬件描述语言VHDL按模块化方式设计、编程及时序仿真等。该数字钟能实现时、分、秒计数的显示功能，且以24小时循环计时，具有清零的功能，且能够对计时系统的小时、分钟进行调整，具有整点报时功能。整个系统包括传统数字时钟所拥有的计时模块、校时模块、译码显示模块以及整点报时模块。整个系统使用方便，功能齐全，精度高。
电子系统课程设计任务书 设计题目：基于EDA技术的数字时钟设计 设计目的：课程设计是一种复杂的学习实践过程。设计过程采用系统设计的方法，先分析任务，得到系统设计的要求，然后进行总体设计，划分子系统模块，然后进行详细设计，编写各个功能子系统VHDL代码并进行功能仿真，最后进行整个系统总装并仿真。 设计内容：设计一个采用0.5英寸LED数码管显示的数字时钟系统，工作电源5V，它采用24小时制，具有“时”、“分”、“秒”显示，并且可以校正时间显示。 设计要求: 1.由石英晶体多谐振荡器20MHz和分频器产生1Hz标准秒脉冲；（说 明:EDA试验箱中晶振频率20MHz，经试验箱内一系列二分频可将频率降低，但无法直接产生1Hz信号，需要大家根据实际情况编制分频器得到1Hz信号）； 2.秒电路、分电路均为60进制计数，时电路为24进制计数； 3.数码管采用动态扫描方式； 4.能动手校时，校时模块功能可以自由发挥。比如可用两个按钮实 现校时，A按钮控制调整项目，B按钮调整数字，B按钮还可以根据按下时间长短实现慢调、快调功能。也可以用三个按钮实现增减两个方向的手动校时。校时用按钮开关不能超过4个； 5.扩展内容：1）进入校时状态后，被调整数字以2Hz闪烁； 2）24/12小时可调，处于12小时制时，要有AM/PM
显示； 3）所有开关加入防抖设计； 4）加入检测外部环境亮度功能，夜间自动降低数码管显示亮度； 5）加入整点报时电路； 6）增加秒表功能； 7）增加报闹功能。 6.以上电路功能除外部环境亮度检测电路外均由VHDL代码实现层次式设计，顶层电路可以采用EDA电路图。 设计成果： 1.课程设计说明书，要求内容完整，图表完备，条理清楚，字迹工 整，程序完整有相应的注解，仿真波形设计合理有必要的分析，引用资料要注明出处。 2.顶层电路原理图，各层电路VHDL代码及仿真波形。
课程设计报告 课程名称数字系统与逻辑设计 课题名称数字钟设计 专业通信工程 班级 学号 姓名 指导教师乔汇东胡瑛谭小兰 2013年7月7日
湖南工程学院课程设计任务书 课程名称数字系统与逻辑设计课题数字钟设计 专业班级通信工程1101班 学生姓名 学号 指导老师 审批乔汇东 任务书下达日期2013 年6月29日 任务完成日期2013 年7月7日
《数字系统与逻辑设计》课程设计任务书一、设计目的 全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的 组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试 程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养 使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。 二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单 及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应 的分析与结论。 三、进度安排 第十九周星期一：课题讲解，查阅资料 星期二：总体设计，详细设计 星期三：编程，上机调试、修改程序 星期四：上机调试、完善程序 星期五：答辩 星期六-星期天：撰写课程设计报告 附： 课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。
数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule
头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end
青海民族大学 EDA论文 论文题目：基于EDA的数字电子钟的实现 指导老师： 院系：物理与电子信息工程学院 姓名： 学号： 班级：08通信工程（1）班 2010年11月25日
摘要 Abstract 第一章：绪论 1.1：选题目的 1.2：设计思路 第二章：数字电子钟小系统 2.1：整体设计方案框架图 2.2：模块程序验证 2.3：总程序框图 第三章：硬件实现与总结 3.1：硬件实现 3.2：总结 致谢 参考文献
EDA技术[1]的设计语言为VHDL(硬件描述语言)，实验载体为可编程器件CPLD或者FPGA，进行元件建模和仿真的目标器件为ASIC/SOC芯片。它是一种自动化设计电子产品的过程。在电子设计仿真的领域里，EDA技术的出现具有非常重要的现实意义。EDA 源自于计算机辅助设计、制造、测试以及辅助工程。利用EDA工具，设计者们可以从概念、算法、协议等方面来设计电子系统。值得一提的是，在整个电子系统的设计过程中，设计电路、分析性能、布置IC和PCB版图等步骤都可以在电脑上自动完成。 时钟我们的日常生活中必备的生活用品之一。而数字时钟的出现更是给人们的生产生活带来了极大的便利。EDA技术为数字类产品提供了一个非常简便实用的开发平台。随着EDA技术的快速发展，数字时钟的应用的范围越来越广泛，并且它在功能、外观等方面也有了很大的改善和提高。本文就是基于EDA技术和数字电路的基础知识，利用Quartus2软件、再现一个传统时钟功能和闹铃功能的数字时钟。整个小系统包括传统数字时钟所拥有的计时模块、校时模块、译码显示模块。 关键词:EDA；数字时钟；模块；闹钟 Abstract EDA technology design language for VHDL (hardware description language), experimental carrier for programmable devices, components or FPGA CPLD device modeling and simulation of target for ASIC/SOC chip. It is a kind of automation design electronic product process. In the electronic design simulation field, EDA technique appears has very important practical significance. EDA originated in computer aided design, manufacture, test and the auxiliary projects. Using EDA tools, designers can from concept, algorithm, agreement, etc to design electronic systems. Be worth what carry is, in the whole electronic system design process, the circuit design, analyzing performance, decorate IC and PCB layout steps can be on the computer automatically. Clock is one of the necessaries in our daily life. And digital clock has brought about lots of convenience. EDA technology provides a simpler and more useful platform to make a study of digital products. With the development of EDA technology, digital clock has improved a lot in its designing process, functions, appearance and so on. Nowadays, this paper is based on EDA technique and digital circuit, by using the basic knowledge of Quartus2 software, reproduce a traditional clock function and alarm function of digital clock. The system includes traditional digital clocks have timer modules, alarm clock module, decoding display module. Keywords: EDA; digital clock; modules; alarm
EDA数字钟设计报告 姓名： xxx 学号：xxxxxxx 专业：电子与通信工程 日期：2014-11-7 江苏科技大学电信院 2014-11-7
1 引言 数字钟通过数字电路技术实现时、分、秒计时，与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，本次电子线路课程设计是在vhdl基础上设计并制作一个可以调控的数字钟。 1．1 实验目的与要求 1.1.1 实验目的 （1）掌握GW48PK2++实验系统的基本用法以及vhdl语言的使用： （2）巩固元件例化、元件调用的基本方法，以及数码管、按键扫描的相关 知识。 1.1.2实验要求 （1）采用元件例化、元件调用实现整体设计； （2）利用按键进行调时； （3）能在实验箱进行仿真验证。 2 系统设计 2.1 原理图设计 数字钟原理图，如图1 图1 数字钟原理图 如图1所示，该系统主要包含六个模块，分为分频器、计数以及显示模块三 大部分，另有按键进行时间控制。
2.2 各模块设计 2.2.1分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port(clk0:in std_logic; clk_1Hz,clk_1kHz:out std_logic); end entity; architecture one of div is signal q1Hz:integer range 0 to 10000000-1 ; signal q1kHz:integer range 0 to 10000-1 ; begin process(clk0) begin if clk0'event and clk0='1'then if q1Hz<5000000-1 then clk_1Hz<='0';q1Hz<=q1Hz+1; elsif q1Hz=10000000-1 then q1Hz<=0; else clk_1Hz<='1';q1Hz<=q1Hz+1; end if; if q1kHz<5000-1 then clk_1kHz<='0';q1kHz<=q1kHz+1; elsif q1kHz=10000-1 then q1kHz<=0; else clk_1kHz<='1';q1kHz<=q1kHz+1; end if; end if; end process; end; 该模块将10MHz的时钟进行分频，产生1S和1mS的信号传递给计数与显示
课程设计报告 设计题目：用VHDL语言实现数字钟的设计 班级：电子 0901 学号： XXXXXXXX 姓名：XXXXXXXXX 指导教师：XXXXXXXXX 设计时间：2011年12月
现代电子设计技术的核心已转向基于计算机的电子设计自动化技术，即EDA （Electronic Design Automation）技术。EDA技术就是依赖计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。硬件描述语言是EDA技术的重要组成部分，常见的HDL语言有VHDL、V erilog、HDL、ABLE、AHDL、System V erilog和System C。其中VHDL、V erilog在现在的EDA设计中使用最多，也拥有几乎所有主流EDA工具的支持。VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化硬件设计任务，提高了设计效率和可靠性。在这次设计中，主要使用VHDL语言输入。此次设计很好地完成了数字钟的定时、切换显示年月日和时分秒的功能，完成了小型FPGA的设计开发，锻炼了动手实践能力，达到了课程设计的目的。 关键词：EDA技术硬件描述语言VHDL 设计数字电子钟
摘要 (2) 1、课程设计目的 (4) 2、课程设计内容及要求 (4) 2.1 设计内容 (4) 2.2 设计要求 (4) 3、VHDL程序设计 (5) 3.1 方案论证 (5) 3.2 设计思路与方法 (6) 3.2.1 设计思路 (6) 3.2.2 设计方法 (7) 4、仿真与分析 (7) 5、器件编程下载及设计结果 (9) 6、课程设计总结 (10) 7、参考文献 (10) 8、程序清单 (11) 8.1 顶层模块 (11) 8.2 秒脉冲模块 (13) 8.3 数码管显示模块 (14) 8.4 时分秒模块 (15) 8.4.1 分秒模块 (16) 8.4.2 小时模块 (18) 8.5 年月日模块 (19) 8.5.1 日期模块 (21) 8.5.2 月份模块 (24) 8.5.3 年份模块 (25)
数字计时器设计 一、实验目的 1、掌握常见集成电路的工作原理和使用方法。 2、学会单元电路的设计调试方法。 3、掌握QuartusII软件的基本使用方法及会用其设计调试数字计时器。 二、实验设计要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、系统有保持、清零、校时、校分功能； 4、使时钟具有整点报时功能（当时钟计到59'53"时开始计时，分别在 59'53",59'55",59'57"报时频率500Hz，在59'59"报时频率1000Hz）； 5、闹表设定功能。 三、整体电路的工作原理 原理框图： 脉冲产生电路将硬件上的48MHz脉冲依次分频使其产生1Hz脉冲，输入计时器电路，计时器电路时分秒对应的模24、模60、模60计数器采用同步触发方式实现00:00:00~ 23:59:59计时。
校时校分电路通过校时、校分开关的切换来改变计时器电路时分秒对应的模24、模60、模60计数器CLK 端输入脉冲及使能端的设置实现。 保持电路通过使计时器三个计数器使能端置0的方法来实现。 清零电路通过使计时器三个计数器清零端置0的方法来实现。 整点报时电路通过脉冲产生电路的分频及若干门电路组合实现。 闹表： 先设计一48选24的译码选择电路对计时器电路与闹钟定时电路的输出进行选择，界面显示切换通过设置一开关对译码选择电路的控制实现。 定时定分电路设计原理与上校时校分电路一致。 闹铃的设置是先通过一比较电路判断此时计时器电路的时分与闹钟定时电路是否一致来判断是否响铃，铃声是通过数据选择器及若干门电路来对响铃频率的设定。 最后设置一闹铃开关来实现闹表的开关。 四、各子模块设计原理及仿真波形 1、脉冲发生电路（分频电路） 原理图见附表1 用到了四分频、六分频、八分频和一千分频电路，下面以六分频和一千分频为列说明： A 、六分频电路： 它是应用了三个JK 触发器构成的T 触发器，[1][2][1][0]t q q q =+ [2][2][1][0][1]t q q q q =+ [2][1][0]q q q 依次循环输出：000 001 010 101 110 111；从而输出[2]q 就是将clk 六 分频，且脉宽仍为50% 仿真波形：
成绩 批阅教师 日期 桂林电子科技大学 实训报告 2016-2017学年第1学期 学院海洋信息工程学院 课程EDA综合实训 姓名钟朝林
学号 1416030218 指导老师覃琴 日期2016/12/29 实训题目：数字日历电路的设计 1 概述 1.1 设计要求 1.1.1 设计任务 设计并制作一台数字日历。 1.1.2 性能指标要求 ①用EDA实训仪的I/O设备和PLD芯片实现数字日历的设计。 ②数字日历能够显示年、月、日、时、分和秒。 ③用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。 ④数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时，依此类推。 1.2 总体设计基本原理及框图 1.2.1 基本原理 日历主要由年月日模块、时分秒模块、控制模块、显示模块、校时模块组成。采 用3个公用按钮j1、j2、和j3完成时分秒或年月日的校时，用8只七段数码管分 时完成时分秒或年月日的显示。设计电路的计时器模块（jsq24）用于完成一天 的24小时计时；年月日模块接收计时器模块送来的“天”脉冲进行计数，得到 日月年的显示结果，控制模块产生控制信号k，控制数码显示器显示年月日，还 是时分秒，或者自动轮流显示；校时选择模块在k信号的控制下，选择将j1、j2 和j3这3个校时按钮产生的信号是送到计时器模块的校秒、校分和校时输入端， 还是送到年月日模块的校天、校月、校年输入端；显示选择模块在k信号的控制 下，选择是将计时器模块的时、分、秒状态信号，还是将年月日模块的年、月、 日状态信号送到数码管显示器显示。 1.2.2 总体框图
电子学课程设计报告带有整点报时的数字钟设计与制作
目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)
一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了
EDA数字时钟电工电子实习 实验报告 姓名 班级 学号20
一、实验目的： 1、掌握多位计数器相连的设计方法。 2、掌握十进制、六十进制和二十四进制计数器的设计方法。 3、巩固数码管的驱动原理及编程方法。 4、掌握CPLD技术的层次化设计方法。 二、实验要求： 基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。 扩展要求：具有整点报时功能。 三、实验原理： 计数时钟由模60秒计数器、模60分计数器、模24小时计数器、蜂鸣器（用于整点报时）、分/时设定模块、输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。 74163功能简介：
图1 图2 由图1可知，74163的脉冲上升沿的时候工作。 四、实验过程
1.模60计数器（如图3） 图3 由74163实现计数功能，第一片74163实现10进制，即做0-9的循环，9即二进制的1001，化简可得当q[0]与q[3]同时为1的时候进行清零。第二片74163实现6进制，即做0-5的循环，5即二进制的111，化简可得当q[4]与q[6]同时为1的时候进行清零，同时第一片74163的进位端作为第二片的脉冲端。这样就可实现60进制。60进制计数器用于秒计数器和分计数器，秒个位的进位端作为秒十位的脉冲端秒十位的进位端作为分个位的脉冲端，分个位的进位端作为分十位的脉冲端。 2.模24计数器（如图4） 图4 分十位的进位端作为时个位的脉冲端，时个位的进位端作为时十位的脉冲端。因为24进制的特殊性，当十位是0和1的时候，个位做十进制循环，即0-9，9的二进制为1001；当十位是2的时候，个位做0-3的循环。而十位做0-2的循环。2的二进制为0010,3的二进制为0011。所以第一片74163不仅要在q[14]与q[17]同时为1的时候清零，还要在第二片74163的q[19]、第一片的q[14]、q[15]同时为1（即23时）做清零。第二片是3进制，在q[19]=1的时候进行清零。
课程设计报告 学生姓名学号 班级 专业电子信息工程 题目数字时钟设计 指导教师 2011 年11 月
一、任务和设计要求 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解数字钟的组成及工作原理。 4. 熟悉数字钟的设计与制作。 1．设计指标 （1）时间以24 小时为一个周期； （2）显示时、分、秒； （3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； （4）计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时。 2．设计要求 （1）画出电路原理图（或仿真电路图）； （2）元器件及参数选择； （3）电路仿真与调试 二、设计原理 设计思路 根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。 1）时钟计数： 首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。sethour可以调整时钟的小时部分, setmin可以调整分钟,步进为1。 由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。 用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。 2）时间设置： 手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能： reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 总体结构图
--分频器 library ieee; use ieee.std_logic_1164.all; entity fenpin is port(clk:in std_logic; qH: buffer std_logic; qout:buffer std_logic); end entity; architecture c20 of fenpin is begin process(clk) variable num : integer :=1; variable num1 : integer :=1 begin if clk'event and clk='0' then if(num=2)--0000000) --1HZ--10000000 to timer then num:=1;qout<=not qout; else num:=num+1; end if; if(num1=1)--000000) --1000HZ--10000 to wei then num1:=1;qH<=not qH; else num1:=num1+1; end if; end if; end process; end c20; --timer library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity Clock3 is port(clk:in std_logic; duan: out std_logic_vector(3 downto 0); wei: in std_logic_vector(2 downto 0); wei2: out std_logic_vector(2 downto 0) ); end entity; architecture clo of Clock3 is signal clk2:std_logic ; signal keys: std_logic_vector(2 downto 0); begin
设计报告 课程名称在系统编程技术任课教师周泽华 设计题目EDA数字钟设计班级09自动化1班姓名王冰 学号0905071010 日期2012/6/4
前言 随着基于PLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。 作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用QuartusII环境及VHDL语言设计一个时间可调的数字时钟。使自己熟练使用QuartusII环境来进行设计，掌握VHDL语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！
目录 一、课程设计任务及要求 (3) 1.1实验目的 (3) 1.2功能设计 (3) 二、整体设计思想 (3) 2.1性能指标及功能设计 (3) 2.2总体方框图 (4) 三、详细设计 (4) 3.1数字钟的基本工作原理： (4) 3.1.1时基T 产生电路 (4) 3.1.2调时、调分信号的产生 (4) 3.1.3计数显示电路 (5) 3.2设计思路 (5) 3.3设计步骤 (6) 3.3.1工程建立及存盘 (6) 3.3.2工程项目的编译 (7) 3.3.3目标芯片的选择 (8) 3.3.4时序仿真 (9) 3.3.5引脚锁定 (10) 3.3.6硬件测试 (11) 3.3.7实验结果 (12) 四、设计总结 (12) 五、附录 (13) 5.1 VHDL源程序 (13) 5.2电路图 (18) 5.3仿真波形 (18)
一、课程设计任务及要求 1.1实验目的 1）熟练地运用数字系统的设计方法进行数字系统设计； 2）能进行较复杂的数字系统设计； 3）按要求设计一个数字钟。 1.2功能设计 1）有时、分、秒计数显示功能,以24小时循环计时； 2）设置复位、清零等功能； 3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间； 4）时钟计数显示时有LED灯显示； 5）具有整点报时功能。 二、整体设计思想 2.1性能指标及功能设计 1）时、分、秒计时器 时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、...、59、00；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示00、01、02、...、23、00。即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。 2）校时电路 当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。