邮电大学
数字电路与逻辑设计实验
实验报告
实验名称：QuartusII原理图输入
法设计与实现
学院：邮电大学
班级：
姓名：
学号：
一．实验名称和实验任务要求
实验名称：QuartusII原理图输入法设计与实现
实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。
⑵掌握QuartusII图形模块单元的生成与调用；
⑶熟悉实验板的使用。
实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑
门设计实现一个半加器，生成新的半加器图像模
块。
⑵用实验容（1）中生成的半加器模块以及逻辑门实
现一个全加器，仿真验证其功能，并能下载到实验
板上进行测试，要求用拨码开关设定输入信号，发
光二级管显示输出信号。
⑶用3线—8线译码器（74L138）和逻辑门实现要求
的函数：CBA
F+
C
+
=,仿真验证其
+
B
C
B
A
A
A
B
C
功能，，并能下载到实验板上进行测试，要求用拨
码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程
半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。
a表示加数，b表示被加数，s表示半加和，
co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知
b a s ⊕=;b a co ?=
选择两个逻辑门：异或门和与门。a,b 为异
或门和与门的输入，S 为异或门的输出，C
为与门的输出。
(3)利用QuartusII 仿真实现其逻辑功能，
并生成新的半加器图形模块单元。
(4)下载到电路板，并检验是否正确。
全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构
成。全加器有三个输入值a,b,ci ，两个输
出值s,co ：a 为被加数，b 为加数，ci 为低
位向高位的进位。
⑵全加器的逻辑表达式为：
c b a s ⊕⊕=
b a ci b a co ?+?⊕=)(
⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。
用3线—8线译码器（74L138）和逻辑门设计实现函数
CBA A B C A B C A B C F +++=
设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
单元。
⑵函数CBA
C
B
+
=
A
+
F+
B
A
C
C
A
B
可以通过译码器（74L138）和一个与非门实现。将译
码器输出端y0,y2,y4,y7作为输入端接到与非门即
可实现函数。
三．实验原理图
⑴半加器的原理图：
⑵全加器的原理图：
⑶用3线—8线译码器（74L138）和逻辑门设计实现函数：
四．仿真波形图
⑴半加器的仿真波形图：
⑵全加器的仿真波形图：
⑶3线—8线译码器（74L138）和逻辑门设计实现函数的仿真波形图：
五．仿真波形图分析
⑴半加器仿真波形图分析：
当半加器的2个输入端都输入0时，即a=b=0时，则有输出：半加和s=0，进位端co=0。
当半加器2个输入端有一个为1时，即a=1,b=0 或a=0,b=1时，则有输出：半加和s=1，进位端co=0。
当半加器2个输入端都为1时，即a=b=1时，则有输出半加和s=0，进位端进位co=1。
值得注意的是，半加器的仿真波形中出现了冒险。
⑵全加器仿真波形图的分析：
当全加器a,b 2个输入端都输入都为0，若低位进位ci为0，即输出为s=co=0。若低位进位为1，则输出s=1,co=0。
当全加器2个输入端有一个输入为1，即a=1,b=0或即a=0,b=1若低位进位为0，即ci=0则输出s=0,co=1。若低位进位为1，即ci=1则输出s=1,co=1。
当全加器2个输入端都输入都为1，若低位进位为0，即，,,
则输出，。若低位进位为1，即，,,则输出，。
⑶3线—8线译码器（74L138）设计实现函数的仿真波形图分析：
当CBA=000、CBA=010、CBA=100或CBA=111时，由波形图分析可得F=1。
当CBA=001、CBA=011、CBA=101或CBA=110时，由波形图分析可得F=0。
综上可知：该设计方法的确实现了函数
六．故障及问题分析
实验过程还算顺利，下面来讨论实验中需要注意的地方。
仿真实验中需要注意的地方：
⑴开始仿真波形时，需注意设定END TIME，否则无法进行仿真。
⑵规定输入端波形的周期不合理，须按照倍数关系来设定，不能随意设定周期，输入变量周期按2的幂次方上升。
（3)保存文件时，命名的一致性，否则可能导致实验无法进行下去。
(4)将设计好的逻辑电路下载到实验板之前，应设定好引脚。注意实验板上输入端和输出端对应的引脚号。
七．总结和结论
通过本次实验我慢慢掌握了QuartusII这一软件的一些基本功能。实验学习中，我懂得了如何理解并将理论课上所学的知识运用在实验中并得到验证，对数字电路与逻辑设计的知识有了更加全面的认识。
同时，我也更加对数字电路产生了更加浓厚的兴趣！总的来说，这次实验课对我的帮助真的很大。
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
数字电路综合实验报告 简易智能密码锁 一、实验课题及任务要求 设计并实现一个数字密码锁，密码锁有四位数字密码和一个确认开锁按键，密码输入正确，密码锁打开，密码输入错误进行警示。 基本要求： 1、密码设置：通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。通过密码设置确定键（BTN 键）进行锁定。 2、开锁：在闭锁状态下，可以输入密码开锁，且每输入一位密码，在数码管上显示“-”，提示已输入密码的位数。输入四位核对密码后，按“开锁”键，若密码正确则系统开锁，若密码错误系统仍然处于闭锁状态，并用蜂鸣器或led 闪烁报警。 3、在开锁状态下，可以通过密码复位键（BTN 键）来清除密码，恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。 提高要求： 1、输入密码数字由右向左依次显示，即：每输入一数字显示在最右边的数码管上,同时将先前输入的所有数字向左移动一位。 2、密码锁的密码位数（4~6 位）可调。
3、自拟其它功能。 二、系统设计 2.1系统总体框图 2.2逻辑流程图
2.3MDS图 2.4分块说明 程序主要分为6个模块：键盘模块，数码管模块，点阵模块，报警模块，防抖模块，控制模块。以下进行详细介绍。 1.键盘模块 本模块主要完成是4×4键盘扫描，然后获取其键值，并对其进行编码，从而进行按键的识别，并将相应的按键值进行显示。 键盘扫描的实现过程如下：对于4×4键盘，通常连接为4行、4列，因此要识别按键，只需要知道是哪一行和哪一列即可，为了完成这一识别过程，我们的思想是，首先固定输出高电平，在读入输出的行值时，通常高电平会被低电平拉低，当当前位置为高电平“1”时，没有按键按下，否则，如果读入的4行有一位为低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此，先输出4列为高电平，然后在输出4行为低电平，再读入列值，如果其中有哪一位为低电平，那么肯定对应的那一列有按键按下。由此可确定按键位置。
北京邮电大学数字电路与逻辑 设计实验 学院： 班级： 作者： 学号：
实验一 Quartus II原理图输入法设计 一、实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模 块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能， 并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 四、设计思路和过程 （1）半加器的设计 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。 在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。 1．列出真值表 半加器的真值表见下表。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。
2 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下函数的逻辑表达式为：SO=AI⊕BI CO=AB 所以，可以用一个两输入异或门和一个两输入与门实现。
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
数字电路与逻辑设计 实验报告 学院：电子工程学院 班级： 姓名： 学号： 班内序号：
目录 （一）实验名称及实验任务要求 (1) （二）模块端口说明及连接图 (2) 1.1实验三(3)模块端口说明 (2) 1.2实验三(3)连接图 (2) 2.1实验四模块端口说明 (2) 2.2实验四连接图 (2) （三）原理图或VHDL代码 (3) 1.实验一(2)原理图 (3) 2.实验三(3)VHDL代码 (4) 3.实验四VHDL代码 (7) （四）仿真波形 (10) 1.实验一(2)仿真波形 (10) 2.实验三(3)仿真波形 (11) 3.实验四仿真波形 (11) （五）仿真波形分析 (11) 1.实验一(2)仿真波形分析 (11) 2.实验三(3)仿真波形分析 (11) 3.实验四仿真波形分析 (11) （六）故障及问题分析 (12) （七）总结和结论 (13)
（一）实验名称及实验任务要求 实验一 名称：QuartusII原理图输入法设计与实现 实验任务要求：EDA基础实验1（1）、（2）、（3）必做，选做VHDL 实现加法器。 实验二 名称：用VHDL设计与实现组合逻辑电路 实验任务要求：四人表决器、8421码转格雷码、数码管译码器（下载测试）。 实验三 名称：用VHDL设计与实现时序逻辑电路 实验任务要求：分频器、8421十进制计数器、将分频器/8421十进制计数器/数码管译码器3个电路进行连接并下载。 实验四 名称：用VHDL设计与实现相关电路 实验任务要求：数码管动态扫描控制器、点阵扫描控制器。
（二）模块端口说明及连接图 1.1实验三(3)模块端口说明 cp：时钟信号输入； rst：8421十进制计数器异步置位； c[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 1.2实验三(3)连接图 2.1实验四模块端口说明 cp：时钟信号输入； rst：8421计数器异步复位； lgt[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 2.2实验四连接图
北京邮电大学实验报告 实验名称：数字电路与逻辑设计实验报告 学院：信息与通信工程学院 班级： 姓名： 学号： 序号： 日期：
实验三:用VHDL语言设计与实现逻辑电路 一、实验内容 1. 用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验版测试。要求用按键设定输入信号，发光二极管显示输出信号； 2.用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器，仿真验证其功能； 3.将（1），（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。 二、模块端口说明及连接图 1.分频器 2. 计数器 clk: 时钟输入信号 clk: 时钟信号输入 clear: 复位信号输入 clear: 复位信号输入 clk_out: 时钟分频后的信号输出 q: 计数器的输出 3.数码管显示 b: 数码管的输入信号 seg: 译码显示输出 onoff: 数码管的输出控制
4.连接图 三、实验分析 1.设计思路 本实验将之前的分频器和计数器以及数码管显示模块组合起来，实现了单个数码管现显示0~9，每隔0.5s切换一次显示内容。 COMPONENT div_12实现了时钟分频，将50MHz的单片机晶振时钟进行分频，输出频率2HZ占空比50%的方波时钟，以此时钟作为内部时钟驱动计数器。 COMPONENT jishuqi是一个十进制计数器，NUM从“0000”到“1001”循环变化，模为10。计数器的输出传递给数码管译码显示电路。 COMPONENT seg7_1是数码管译码显示电路，将收到的信号NUM译码并控制数码管的段锁存来控制数码管的显示。 整体来看，div-12提供了分频后2Hz的时钟，驱动计数器计数，计数的结果作为数码管译码显示模块的输入，根据计数器实时的数进行数码管的显示。综合起来就实现了设计的功能。 在进行电路的连接时，可直接在代码中分成三个进程来实现，也可通过为每个模块建立符号，连接电路图来实现。 2. 具体代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpinjishu IS PORT( clear2 :IN STD_LOGIC; clk1:IN STD_LOGIC; b1:OUT STD_LOGIC_VECTOR(6 downto 0); CAT:OUT STD_LOGIC_VECTOR(7 downto 0) );
《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中
1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试
图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1
北邮-数电实验报告
数字电路实验报告 学院：信息与通信工程 专业：信息工程 班级：2013211125 学号：2013210681 姓名：袁普
②：仿真波形图以及分析 波形图： 波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。
实验二：用VHDL设计和实现组合逻辑电路 一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。 二：故障及问题分析 在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。
实验三：用VHDL设计和实现时序逻辑电路 一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码 模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then
北京邮电大学 实验报告实验名称：数电电路与逻辑设计实验 学院：信息与通信工程学院 班级： 姓名： 学号： 班内序号： 日期：
一． 实验一：Quartus II 原理图输入法设计 1. 实验名称和实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=A B C +A B C +A B C + A B C 。 2. 实验原理图及波形图 （1）半加器 （2）全加器
（3）74LS38 3.仿真波形图分析 (1)半加器： 输入为a，b，输出S，CO（进位）。 当ab都为0时，半加和s=0，进位端co=0。 当ab都为1时，半加和s=0，进位端co=1。 当a=1,b=0 或a=0,b=1时，半加和s=1，进位端co=0。 (2)全加器：
输入a，b，输出S，CO（进位），ci（低进位）。 当a=0，b=0,ci=0,输出s=0，co=0。 当a=0，b=1或a=1，b=0又 ci=0,输出s=1，co=0。 当a=0，b=0,ci=1,输出s=1，co=0。 (3)74LS138 输入A,B,C,输出为3。 四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。 二．实验二：用 VHDL 设计与实现组合逻辑电路 1.实验名称和实验任务要求 (1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。要求用拨码开关设定输入信号，7段数码管显示输出信号。 (2) 用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3) 用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 2．实验代码及波形图 （1）共阴极7段数码管译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUAN IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END GUAN; ARCHITECTURE encoder_arch OF GUAN IS BEGIN PROCESS(A) BEGIN C<="011111"; CASE A IS WHEN"0000"=> B<="1111110";--0 WHEN"0001"=> B<="0110000";--1 WHEN"0010"=> B<="1101101";--2 WHEN"0011"=> B<="1111001";--3 WHEN"0100"=> B<="0110011";--4 WHEN"0101"=> B<="1011011";--5 WHEN"0110"=> B<="1011111";--6 WHEN"0111"=> B<="1110000";--7 WHEN"1000"=> B<="1111111";--8 WHEN"1001"=> B<="1111011";--9
北邮数电实验报告-信息
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数字电路与逻辑设计实验 姓名*** 学院信息与通信工程学院 专业信息工程 班级*** 学号**** 班内序号***
实验一 一、实验名称和实验任务要求 1.实验内容：QuartusII原理图输入法设计与实现。 2.实验目的： （1）熟悉用QuartusII原理图输入法进行电路设计和仿真。 （2）掌握QuartusII图形模块单元的生成与调用。 （3）熟悉实验板的使用。 3.实验任务要求： （1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。 （2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信 号，发光二极管显示输出信号。 （3）用3线—8线译码器（74LS138）和逻辑门实现函数 F=(/)(/)(/)+(/)(/)+(/)(/)+，仿真验证其功能，并下载到实 验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 二、原理图 半加器模块和逻辑门设计实现的全加器： 三、仿真波形图及分析 电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：sum=ain⊕bin⊕cin
cout = （ain⊕bin）cin + ain*bin。 列出真值表： 输入输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 仿真波形对比真值表，可以看出波形图与理论值完全符合。 四、故障及问题分析 1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。 解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。 2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟 也没继续下载。 解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。 实验二 一、实验名称和实验任务要求 1.实验内容：用VHDL设计与实现组合逻辑电路。 2.实验目的： （1）熟悉用VHDL语言设计组合逻辑电路的方法。 （2）熟悉用QuartusII文本输入法进行电路设计。 3.实验任务要求： （1）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测 试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 （2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号， 发光二极管显示输出信号。
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
北京邮电大学数电综合实验报告 实验名称：电子沙漏的设计与实现 学院：信息与通信工程学院 姓名： 班级： 学号： 班内序号：
一、实验设计的基本要求 沙漏是一种古老的计时工具，也是一种玩具。电子沙漏用发光二极管表示沙粒，模拟沙漏的运动过程。电子沙漏会像真正的沙漏一样，上部的沙粒（点亮的发光二极管）一粒一粒往下掉，下部的沙粒一粒一粒堆起来。 1、采用 8*8 双色点阵显示电子沙漏的开机界面,如图 2 所示。其中红色 LED 代表沙漏的上半部分沙粒 VD0~VD15,绿色 LED 代表沙漏的下半部分 VD0'~VD15'。 2、用拨码开关 SW1 模拟重力感应器。当 SW1 为低电平时,沙粒从VD0~VD15 向 VD0'~VD15'移动;当 SW1 为高电平时,沙粒从 VD0'~VD15'向 VD0~VD15 移动。 3、按键 BTN0 作为计时启动停止按键,启动后沙粒即可按照 SW1 设定的方向移动, 以 SW1 为低电平时为例,LED 移动的顺序与对应关
系如图 3 的1~16所示(若 SW1 为高电平,则点阵显示移动顺序为 16~1)。每颗沙粒的移动时间为 1 秒,当移动到图 3 的16时,若 SW1 仍为低电平,则保持沙粒不动,但计时继续,直到 SW1 的电平发生变化或者 BTN0 计时停止。
4、设计实现一个 60 秒计时器,当按键 BTN0 启动时开始工作,用于在沙粒移动过程中进行计时校准,并用数码管 DISP0~DISP1 显示计时结果。 提高要求: 1、可以调节控制电子沙漏的流动速度。? 2、用多种方式呈现电子沙漏界面。? 3、自行设定沙粒的移动路径,显示每颗沙粒的移动过程。 4、外接重力感应器,实现真实的电子沙漏功能。? 5、自拟其它功能。 二、系统设计 1、设计思路 实验比较复杂，故采用分模块设计的思想，将模块分为了分频模块、控制模块、数码管显示模块、8*8点阵显示模块。 由于本实验需要用BTN0按键来控制时间和沙漏的开始运行以及时间的暂停功能，故需要检测输入，此时就要用到防抖模块，防止在按下按键时有多个上升沿产生导致开关并不能完美的发挥作用。 控制模块是用来实现具体的操作的，通过对按下BTN0按键的次数统计，将其分为奇数与偶数两种情况，在奇数时使功能正常运行，在统计为偶数时使时间暂停，以此来实现对此系统的控制。
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(
数字电路与逻辑设计实验题目: 简易出租车计价器 学号： 姓名： 班级： 学院： 时间：2013/11/4
一．设计课题的任务要求 设计一台出租车计价器，不同情况具有不同的收费标准。 基本要求： 1、行驶公里：用时钟2 秒钟表示出租车匀速行驶1 公里，在行车5 公里以内，按起步 价13 元收费，超过5 公里部分，以每公里2 元收费。燃油附加费为每运次1 元。 2、途中等待：用按键控制中途等待，等待少于（包括）5 秒不收费，超过5 秒后每等待3 秒钟加收1 元。 3、用数码管分时显示计费金额、行驶里程和等候时间。字母A 表示当前处于显示计费金额状态，字母B 表示当前处于显示行驶里程状态，字母C 表示当前处于显示等候时间状态。 4、用按键控制出租车空驶、载客状态并用点阵显示空驶、载客状态。 二、系统设计（包括设计思路、总体框图、分块设计） 1、设计思路： 将整个计价器分为控制和计费模块，按键及防抖模块，数码管显示模块，点阵显示模块。其中控制和计费模块作为系统核心，负责给出所有控制和对外显示信号。按键及防抖模块提供输入按键信号，用于状态间切换。数码管用于显示计费金额、里程和等待时间信息。点阵模块用于显示出租车载客和空驶状态。
2、设计框图： 3、分块设计 ①控制和计费模块： 采用状态机的设计方式，根据计费计时方式的不同，分为了S0、S1、S2、S3四个状态，四个状态的含义和状态转移图如图所示：
②按键防抖模块： 如图：按键防抖模块的原理是利用信号延迟，每个防抖模块都有一个输入时钟，每按下一次按键后输出端将产生一个输入时钟宽度的脉冲，输入时钟频率与主控模块中的状态切换扫描时钟频率相同，使状态能够及时的切换。
实验名称门电路逻辑功能及其应用 1、实验目的 1.熟悉数字电子技术实验箱。 2.掌握常用的逻辑门电路的逻辑功能和测试方法 3.掌握集电极开路门的逻辑功能及使用特点。 2、实验原理 1.基本逻辑功能 (1)与门的功能 特点:全1出1;只要有一-个为0，输出为0。 (2)或门的功能 特点:全0出0;只要有一-个为1，输出为1。 (3)与非门门的功能 特点:全1出0; 只要有一-个为0，输出为1。 (4)异或门门]的功能 特点:相异为1;相同为0。 2.集电极开路门(0C门) 线与的功能 集电极开路门(简称0C门)，它工作时必须外接负载电阻RL。若把两个0C门输出端连接在一-起，通过公共电阻RL接到电源，就可实现“线与”的功能。 3、实验步骤 1、测试门电路的逻辑功能 (1)将四2输入与非门74LS00 一只插入数字电子实验箱，按图2.1.1接线，输入端接S1、S2 (逻辑电平开关输出插口)，输出端接直流电压表或电平显示发光二极管。 (2)将电平开关按表要求输入电平，分别测输出电压及逻辑状态，验证输出与输入变量是否符合“与非”关系。
2.测试门电路传输特性 (1)按图2.1.4接线。 (2)调Rp，用电压表测量当U分别为0.3、0.6、1、1.3、1.4、1.5、2、3V时对应的U值，填入表中，并画出传输特性曲线。
3.利用与非门控制 用与非门按图接线，S接任一电平开关，用示波器观察S对 输出脉冲的控制作用。用坐标纸画出观测图输入与输出的对 应波形。 4.0C门的“线与”功能测试 按图接线，A、B、C、D分别接至逻辑开关S1、S2、S3、S4的插孔中，按照逻辑图，有L=ABCD。把A、B、C、D的16种组合列出真值表，再用实验测定L，并填表。
北京邮电大学 课程实验报告 课程名称：电子测量与电子电路 设计题目：函数信号发生器 院系：电子工程学院电子科学与技术专业 班级： 2013211209 学生姓名: 刘博闻 学号: 2013211049 指导教师:高惠平
摘要 函数信号发生器广泛地应用于各大院校和科研场所。随着科技的进步，社会的发展，单一的函数信号发生器已经不能满足人们的需求，本实验设计的正是多种波形发生器。 本实验由两个电路组成，方波—三角波发生电路和三角波—正弦波变换电路。方波—三角波发生电路由自激的单线比较器产生方波，通过RC积分电路产生三角波，在经过差分电路可实现三角波—正弦波的变换。 本电路振荡频率和幅度用电位器调节，输出方波幅度的大小由稳压管的稳压值决定；而正弦波幅度和电路的对称性也分别由两个电位器调节，以实现良好的正弦波输出图形。它的制作成本不高，电路简单，使用方便，有效的节省了人力，物力资源，具有实际的应用价值。 关键词：三角波方波正弦波幅度调节频率调节
目录 设计要求 (1) 1．前言 (1) 2．方波、三角波、正弦波发生器方案 (1) 2.1原理框图 (1) 2.2 系统组成框图 (2) 3．各组成部分的工作原理 (2) 3.1 方波-三角波产生电路的工作原理 (2) 3.2 三角波-正弦波转换电路的工作原理 (4) 3.3 总电路图 (6) 4.用Mutisim电路仿真 (7) 4.1方波—三角波电路的仿真 (7) 4.2方波—正弦波电路的仿真 (8) 5电路的实验结果及分析 (9) 5.1方波波形产生电路的实验结果 (9) 5.2 方波---三角波转换电路的实验结果 (10) 5.3正弦波发生电路的实验结果 (11) 5.4实验结果分析 (12) 6．实验总结 (12) 7．仪器仪表清单 (13) 7.1所用仪器及元器件： (13) 7.2仪器清单表 (13) 8．参考文献 (16) 9.致谢 (166)
北京邮电大学 实验报告 实验名称：数电实验学院：信息与通信工程学院 班级： 姓名： 学号： 日期：2015年5月
目录 1、实验一 (4) (1)实验名称和任务要求 (4) (2)原理图 (4) (3)仿真波形及分析 (5) 2、实验二 (5) (1)实验名称和任务要求 (5) (2)VHDL代码 (6) (3)模块连接图 (8) (4)仿真波形及分析 (8) 3、实验三 (9) (1)实验名称和任务要求 (9) (2)VHDL代码 (10) (3)连接VHDL代码 (11) (4)图形模块 (12) (5)仿真波形及分析 (12) (6)端口说明 (13) 4、实验四 (13) (1)实验名称和任务要求 (13) (2)VHDL代码 (13) (3)图形模块 (16)
(4)仿真波形及分析 (18) (5)端口说明 (21) 5、故障及问题分析 (21) 6、总结 (21)
一：实验一 1、实验名称和任务要求 实验名称：Quartus2原理图输入法设计 实验目的： 1、熟悉用Quartus2原理图输入法进行电路设计和仿真 2、掌握Quartus2图形模块单元的生成与调用 3、熟悉实验板的使用 实验内容： 1 、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图 形模块单元。 2 、用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真 验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3 、用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 2、原理图 （1）半加器 （2）全加器