电子科技大学数学实验报告
第一篇：电子科技大学数学实验报告
一、选择题：（每题3分，共30分）
1、若分式有意义，则x的取值范围是（A．B．C．D．x≠－1）
2、一射击运动员在一次射击练习中打出的成绩如下表所示：这次成绩的众数是（）A;6B;8C;10D;7
3、若一组数据1，2，3，x的极差为6，则x的值是（）
A．7B．8 C．9 D．7或－34、矩形的面积为120cm2，周长为46cm，则它的对角线长为（）
A．15cmB．16cmC．17cmD．18cm5、如图，△ABC中，AB ＝AC＝10，BD是AC边上的高线，DC＝2，则BD等于（(A)4(B)6(C)8(D)
第5题第7题第14题第17题)．
6、等腰梯形ABCD中，E、F、G、H分别是各边的中点，则四边形EFGH的形状是（）
A．平行四边形 B．矩形 C．菱形 D．正方形
7、函数y1＝x(x≥0)，(x＞0)的图象如图所示，则结论：
①两函数图象的交点A的坐标为(2，2)；②当x＞2时，y2＞y1；
③当x＝1时，BC＝3；④当x逐渐增大时，y1随着x的增大而增大，y2随着x的增大而减小．
其中正确结论的序号是()
A;①②B;①②④C;①②③④D;①③④
8、如图，将边长为8㎝的正方形ABCD折叠，使点D落在BC边的中
点E处，点A落在F处，折痕为MN，则线段CN的长是（）
A．3cmB．4cmC．5cmD．6cm，则的值为（C．14）
9、已知A．12B．13D．1510、三角形三边之比分别为①1：2：3，②3：4：5；③1.5：2：2.5，④4：5：6，其中可以构成直角三角形的有（）
A．1个B．2个C．3个D．4个
二、填空题：（每题3分，共24分）
11、数据2，x，9，2，8，5的平均数为5，它的极差为
12、用科学计数法表示：－0.034=。
13、约分=
第18题
14、如图，正方形网格中，每个小正方形的边长为1，则网格上的△ABC是______三角形．
15、已知菱形ABCD的周长为20cm，且相邻两内角之比是1∶2，则菱形的两条对角线的长和面积分别是 ________．
16、一个三角形的三边长分别为4，5，6，则连结各边中点所得三角形的周长为_________.17、如图5，若点在反比例函数的图象上，轴于点，的面积为3，则．
18、在矩形中，，平分，过点作于，延长、交于点，下列结论中：① ；② ；③；④，正确的。（填写正确的题号）
三、解答题：（19-25题每题8分，26题10分）
19、（1）已知，求
20、今年，苏州市政府的一项实事工程就是由政府投人1 000万元资金．对城区4万户家庭的老式水龙头和13升抽水马桶进行免费改造．某社区为配合政府完成该项工作，对社区内1200户家庭中的120户进行了随机抽样调查，并汇总成下表：
改造
情况均不
改造改造水龙头改造马桶
1个 2个 3个 4个 1个 2个
户数 20 31 28 21 12 69 2
(1)试估计该社区需要对水龙头、马桶进行改造的家庭共有＿＿户；
(2)改造后．一只水龙头一年大约可节省5吨水，一只马桶一年大约可节省15吨水．试估计该社区一年共可节约多少吨自来水?
(3)在抽样的120户家庭中．既要改造水龙头又要改造马桶的家庭
共有多少户?
21、如图,在□ABCD中,已知点E和点F分别在AD和BC上,且AE=CF,连结CE和AF,试说明四边形AFCE是平行四边形.22、如图，在△ABO中，已知A（0，4），B（﹣2，0），D为线段AB的中点．（1）求点D的坐标；（2）求经过点D的反比例函数解析式．
值（2）解分式方程：
第二篇：电子科技大学实验报告格式
九、实验结论：
十、总结及心得体会：
十一、对本实验过程及方法、手段的改进建议：
报告评分：指导教师签字：
电子科技大学
学生姓名：
学号：
指导教师：
日期：实验报告年月日
一、实验室名称：
二、实验项目名称：
三、实验原理：
四、实验目的：
五、实验内容：
六、实验器材（设备、元器件）：
七、实验步骤：
八、实验数据及结果分析：
第三篇：电子科技大学实验报告格式
九、实验结论：
十、总结及心得体会：
十一、对本实验过程及方法、手段的改进建议：
报告评分：
指导教师签字：电子科技大学
学生姓名：学
号：指导教师：日
期：实验报告
****年**月**日
一、实验室名称：
二、实验项目名称：
三、实验原理：
四、实验目的：
五、实验内容：
六、实验器材（设备、元器件）：
七、实验步骤：
八、实验数据及结果分析：
第四篇：现代电子实验报告电子科技大学
基于FPGA的现代电子实验设计报告
——数字式秒表设计（VHDL）
学院：物理电子学院
专业：
学号：
学生姓名：
指导教师：
实验地点：
实验时间：
刘曦科研楼303
摘要：
通过使用VHDL语言开发FPGA的一般流程，重点介绍了秒表的基本原理和相应的设计方案，最终采用了一种基于FPGA 的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。该设计的秒表能准确地完成启动,停止,分段,复位功能。使用ModelSim 仿真软件对VHDL 程序做了仿真，并完成了综合布局布线，最终下载到EEC-FPGA实验板上取得良好测试效果。
关键词：FPGA，VHDL，ISE，ModelSim
目录
绪论 (4)
第一章实验任务 (5)
第二章系统需求和解决方案计划 (5)
第三章设计思路 (6)
第四章系统组成和解决方案 (6)
第五章各分模块原理 (8)
第六章仿真结果与分析 (11)
第七章分配引脚和下载实现 (13)
第八章实验结论…………………...………………14 绪论：
1.1 课程介绍：
《现代电子技术综合实验》课程通过引入模拟电子技术和数字逻辑设计的综合应用、基于MCU/FPGA/EDA技术的系统设计等综合型设计型实验，对学生进行电子系统综合设计与实践能力的训练与培养。
通过《现代电子技术综合实验》课程的学习，使学生对系统设计原理、主要性能参数的选择原则、单元电路和系统电路设计方法及仿真技术、测试方案拟定及调测技术有所了解；使学生初步掌握电子技术中应用开发的一般流程，初步建立起有关系统设计的基本概念，掌握其基本设计方法，为将来从事电子技术应用和研究工作打下基础。
本文介绍了基于FPGA的数字式秒表的设计方法，设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（48MHz）下正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan3A上取得良好测试效果。1.2VHDL语言简介: VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的
语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分，及端口)和内部(或称不可视部分)，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL语言的特点: VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点:(1)VHDL 语言功能强大，设计方式多样(2)VHDL 语言具有强大的硬件描述能力(3)VHDL 语言具有很强的移植能力(4)VHDL 语言的设计描述与器件无关(5)VHDL 语言程序易于共享和复用由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。1.3FPGA简介
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA
可以完成所需要的逻辑功能。
FPGA一般来说比ASIC（专用集成电路）的速度要慢，实现同样的功能比ASIC电路面积要大。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD （Complex Programmable Logic Device，复杂可编程逻辑器件)。
FPGA设计流程：
对于目标文件为FPGA的HDL设计，其一般流程如下：
1、文本编辑
用任何文本编辑器都可以进行，通常VHDL文件保存为vhd文件，Verilog 文件保存为 v文件。
2、使用编译工具编译源文件
HDL 的编译器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST公司等都有自己的编译器。
3、逻辑综合
将源文件调入逻辑综合软件进行综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。但是此时还没有在芯片中形成真正的电路。这一步的最终目的是生成门电路级的网表(Netlist)。
4、布局、布线
将第 3 步生成的网表文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放到 CPLD／FPGA 内。这一步的目的是生成用于下载(编程 Programming)的编程文件。在这一步，将用到第 3 步生成的网表，并根据CPLD ／FPGA 厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB 时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些时序信息(Timing)到你的
设计项目中去，以便于你做后仿真。
5、后仿真
利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。(也叫布局布线仿真或时序仿真)。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。
6、编程，下载
如果前几步都没有发生错误，并且符合设计要求，这一步就可以将由适配器等产生的配置或下载文件通过编程器或下载电缆下载到目标芯片中。
7、硬件测试
硬件测试的目的是为了在更真实的环境中检验HDL设计的运行情况，特别是对于 HDL 程序设计上不是十分规范，语义上含有一定歧义的程序。
一、实验任务——设计一个秒表：
秒表的计时范围为00’00”00 ~ 59’59”99。有两个按钮开关Start/Stop和Split/Reset，控制秒表的启动、停止、分段和复位：1，在秒表已经被复位的情况下，按下“Start/Stop”键，秒表开始计时。
2，在秒表正常运行的情况下，如果按下“Start/Stop”键，则秒表暂停计时。3，再次按下该键，秒表继续计时。
4，在秒表正常运行的情况下，如果按下“Split/Reset”键，显示停止在按键时的时间，但秒表仍然在计时；5，再次按下该键，秒表恢复正常显示。
6，在秒表暂停计时的情况下，按下“Split/Reset”键，秒表复位归零。
二、系统需求和解决方案计划：
在项目开始设计时，首先要确定系统的需求并发展出一个针对这些需求的计划。
按照秒表的设计要求，整个电路需要下面这些组成部分：2.1 分频器：
对晶体振荡器产生的时钟信号进行分频，产生时间基准信号。2.2 计数器：
对时间基准脉冲进行计数，完成计时功能。2.3 数据锁存器：
锁存数据使显示保持暂停。2.4 控制器：
控制计数器的运行、停止以及复位产生锁存器的使能信号。2.5 扫描显示的控制电路：
包括扫描计数器、数据选择器和7段译码器，控制8个数码管以扫描方式显示计时结果。2.6 按键消抖电路：
消除按键输入信号抖动的影响，输出单脉冲。
三、设计思路：
从FPGA开发板的电路可以看出，其不具备对按键输入的消抖功能，故须编写消抖功能的模块代码。消除按键抖动的影响；每按一次键，只输出一个脉冲，其宽度为一个时钟周期。由开发板电路结构可以看出，其为共阳结构，故在其运行为低有效。
8个数码显示管共用一个段位，故为了将时钟显示在8个数码管上，需要一定频率（本秒表为1KHz）的信号进行扫描，使得我们肉眼看上去是8个数码管同时显示的。为了实现秒表暂停和复位的功能，需要锁存器模块将时钟数据锁存起来，并且结合控制电路满足秒表的功能。
FPGA开发板的晶振频率为48MHz，而实际电路需要的频率为1KHz，故须建立分频模块，将48MHz的晶振频率分频成1KHz。在构建计数范围从00’00”00-59’59”99的秒表时，从数码管显示的角度可知，需要建立模六和模十两种计数模块进行组合形成。设计图如下：
四、系统组成和解决方案：
在项目开始设计时，首先要确定系统的需求并发展出一个针对这些需求的计划。按照数字式秒表工作原理的描述，需要下面这些主要的子系统： 1，控制电路；
2，由石英振荡器和数字分频器构成的时基信号发生器；3，按键开关（按键消抖）； 4，计数器； 5，数据锁存器； 6，扫描显示的控
制子系统(包括显示译码和扫描控制)；7，六个数码管（LED显示电路）。
设计框图如下：
五、各分模块原理：
5.1、48M-1K分频器
对晶振振荡器产生的时钟信号进行分频，产生时间基准信号。由于FPGA开发板的晶振频率为48MHz，故在设计分频器模块时，为了将频率分频成1KHz，即将输入的信号源每48000个周期转换成输出的一个周期。因此利用上升沿计数手段，将0-47999用16位二进制数表示，而在从0-47999的计数过程中，该二进制数的最高位只有一次状态变化，故可取对应二进制数的最高位来输出达到分频到1KHz的目的。如下代码为将晶振振荡器48MHz频率分频成1KHz信号：
5.2、计数器
对时间基准脉冲进行计数，完成计时功能。实现数字秒表的设计需要模6和模10计数器进行组合。考虑到秒表的暂停和清零等功能，在设计计数器模块时，必须有时钟输入端、使能以及清零端。在有时钟信号输入的情况下，当使能端无效时，计数器不能进行计数；当清零端有效时，计数重新归为0值。而为了实现计数的目的，故必须将各个计数器级联来实现从00’00”00-59’59”99的计数，使得级联的各技术模块有共同的清零端与使能端，因此该单个模块需要有输出进位以及该时刻的计数值并且前一级的进位端连在下一级的使能端上。如下为模6和模10计数器代码：
5.2.1、模6计数器
为了实现在秒表计数是0-5的计数部分，故须设计一个模6计数器，输入时钟信号、使能和清零，遇上升沿则记一次数，当从0记到5时，进位端（用于与下一级计数器级联）有效，且遇上升沿后从5变到0，并且输出的还有每一时刻的计数值。
5.2.2、模10计数器
为了实现在秒表计数是0-9的计数部分，故须设计一个模10计数器，输入时钟信号、使能和清零，遇上升沿则记一次数，当从0记到9
时，进位端（用于与下一级计数器级联）有效，且遇上升沿后从9变到0，并且输出的还有每一时刻的计数值。
5.3、控制电路
控制计数器的运行、暂停以及复位；产生锁存器的使能信号。从如下状态图可知，在设计控制模块时，为实现开发板上控制秒表的运行暂停和清零功能，必须设置两个控制输入端，以及需要时钟信号输入端。在时钟信号输入情况下，由状态图显示，在输入不同的控制信号是，控制模块需输出信号控制计数器及其他各模块的清零和使能端，即当外部控制运行/暂停键首次按下时，控制模块输出控制技术模块最开始的计数器模块使能有效，各模块清零无效；当第二次按下时为暂停信号，控制模块控制锁存器锁存并控制显示。当清零控制键按下时，控制模块控制技术模块清零，故要两个输出使能端。
5.4、锁存器
锁存数据，使显示保持锁定。为达到锁存数据目的，则必须要有对应的8个数码显示数据输入，当其中两个数码数据为不变的，故只需输入6组由4位二进制码构成的数据、1KHz时钟信号以及控制模块作用的使能端。当使能端有效的情况下，将输入6组数据输出。5.5、消抖电路
消除按键输入信号抖动的影响，输出单脉冲。在手动控制按键输入控制信号前，由于人为因素，会导致输入信号不稳定等问题，故须添加一个消抖模块，使得每次按键只会产生一个脉冲。故除1KHz时钟信号输入外，还需要一个按键控制信号输入端以及一个按键消抖后输出信号。
5.6、译码器
包括扫描计数器、3-8译码器、数据选择器以及7段译码器；控制8个数码管一扫描方式显示计时结果。译码模块的功能是对之前计数模块的计数值进行译码，使其可以在数码管上显示出来。在8个数码管中有两个数码管显示是不变的，故不需要输出，所以译码模块要求输入需要译码的6组数据以及1KHz时钟信号。译码模块除了要求对每一个可能的值（0-9）进行译码外，还有设计要求8个数码管显示共用
一个段位，故还需设计一个3-8译码模块对8个数码显示管进行选择，使其轮流显示，在1KHz的扫描下，使人看上去是8个数码管同时显示的。
l
5.7、计数器模块
由模6和模10计数器级联而成。为了实现从00’00”00-59’59”99的计数，需要将4个模10计数模块和2个模6计数模块级联，并且为了达到设计要求是这6个计数器工作在100Hz的时钟信号下，可利用一个模10的计数模块对1KHz进行分频，输出的信号频率即为100Hz，该总计数模块最终需输出6组计数数据以及其最终的进位。
5.8、top文件
由以上各个文件相互连接而成，以及硬件的管脚管脚分布。将之前所建立的各个模块级联起来，从按键输入信号到按键消抖模块再进而连接到控制器，通过控制模块对总计数器模块、锁存器模块、译码器模块、分频器模块相互连接起来，并设置晶振输入信号以及两个按键控制信号输入，再由译码器模块知，秒表设计的最终输出由一个3-8对应的8位位选信号和一组7位的段选信号组成。最后对总文件的输出进行管脚分配，并下载到FPGA开发板上验证设计。
六、仿真结果与分析：：
6.11000HZ信号的产生
6.210位计数器的产生
由图可得，10位计数器从0000计到1001
6.3 6位计数器的产生
由图可得，6位计数器从0000计到0101。
6.4七段数码管显示数字
6.5锁存器
由图可得，当没有时钟信号时Q不变。6.6分频器1000Hz-100Hz
七、分配引脚和下载实现：
全部仿真通过后，就运行ISE 的设计实现，然后再打开XILINX PACE，在里面分配引脚，即实现设计的输入输出端口与实际芯片的输入输出端口的对应连接。
比如七段LED 管的控制信号就连接到实际电路的七个引脚。需要注意的是一些端口是固定的，不能胡乱的连接。比如时基信号即石英振荡器所提供的信号就只能由P181 输入。同时还要考虑内部的可配制逻辑块CLB 的数量是否够满足程序的综合要求。一切都准备就绪后就可以运行Configure Device，选择要下载的位文件（.bit）便可开始。
八、实验结论：
8.1、本次实验实现了秒表的计数，复位，暂停，锁显等功能，让我充分了解和认识到ISE 和Modelsim软件的强大功能和FPGA 技术的优越性。并对软件开发产生了兴趣。
8.2、仿真和下载实现是两个不同的检验，仿真从软件内部来检验程序的合理性和正确性，准确性较高。而下载实现是从外部来观察程序的实现效果，更直观，但不具有准确性。8.3、有时候下载实现了所有的功能，但是仿真通不过，这可能是因为程序中有些部分并不完善导致。从外部来看，效果是一样的，但实际程序却存在漏洞。附：参考文献：
《数字设计原理与实践》作者：（美）John F.Wakerly编《FPGA应用开发入门与典型实例》华清远见嵌入式培训中心编附件：（源程序）
1.TOP文件：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;
entity top is
Port(S_S : in STD_LOGIC;
S_R : in STD_LOGIC;clk : in STD_LOGIC;
Out8: out STD_LOGIC_VECTOR(7 downto 0);Seg : out STD_LOGIC_VECTOR(6 downto 0));end top;
architecture Behavioral of top is
COMPONENT fenpingqi_48m_1k PORT（clk : IN std_logic;
q : OUT std_logic);END COMPONENT;
COMPONENT counter PORT（clk : IN std_logic;
eng : IN std_logic;
clear : IN std_logic;
ou : OUT std_logic;
daout1 : OUT std_logic_vector(3 downto 0);
daout2 : OUT std_logic_vector(3 downto 0);
daout3 : OUT std_logic_vector(3 downto 0);
daout4 : OUT std_logic_vector(2 downto 0);daout5 : OUT std_logic_vector(3 downto 0);daout6 : OUT std_logic_vector(2 downto 0));
END COMPONENT;
COMPONENT keydb PORT(clk : IN std_logic;key_in : IN std_logic;
key_out : OUT std_logic);END COMPONENT;
COMPONENT control PORT(clk : IN std_logic;q : IN std_logic;p : IN std_logic;
j_clr : OUT std_logic;j_en : OUT std_logic;s_en : OUT std_logic);END COMPONENT;COMPONENT latch PORT(cnt_0 : IN std_logic_vector(3 downto 0);cnt_00 : IN std_logic_vector(3 downto 0);cnt_1 : IN std_logic_vector(3 downto 0);cnt_11 : IN std_logic_vector(2 downto 0);cnt_2 : IN std_logic_vector(3 downto 0);cnt_22 : IN std_logic_vector(2 downto 0);display_in : IN std_logic;
cnt0 : OUT std_logic_vector(3 downto 0);cnt00 : OUT std_logic_vector(3 downto 0);cnt1 : OUT std_logic_vector(3 downto 0);cnt11 : OUT std_logic_vector(2 downto 0);cnt2 : OUT std_logic_vector(3 downto 0);cnt22 : OUT std_logic_vector(2 downto 0));END COMPONENT;
COMPONENT display PORT（clk_1k : IN std_logic;
cnt0 : IN std_logic_vector(3 downto 0);
cnt00 : IN std_logic_vector(3 downto 0);
cnt1 : IN std_logic_vector(3 downto 0);
cnt11 : IN std_logic_vector(2 downto 0);
cnt2 : IN std_logic_vector(3 downto 0);
cnt22 : IN std_logic_vector(2 downto 0);
output: out STD_LOGIC_VECTOR(7 downto 0);
seg : OUT std_logic_vector(7 downto 1));END COMPONENT;
signal clk_1k,clk_100:std_logic;signal S_S_out,S_R_out:std_logic;signal
clr_A,ena_A,lock_A:std_logic;signal
co_out1,co_out2,co_out3,co_out4,co_out5:std_logic;signal
dao1,dao2,dao3,dao5,daoA,daoB,daoC,daoE:std_logic_vector(3 0);signal dao4,dao6,daoD,daoF:std_logic_vector(2 downto 0);signal Dig:std_logic_vector(2 downto 0);
begin
Inst_fenpingqi_48000: fenpingqi_48m_1k PORT MAP（clk =>clk，q => clk_1k);
Inst_counter: counter PORT MAP（clk =>clk_1k ，eng =>ena_A ，clear =>clr_A ，daout1 =>dao1 ，daout2 => dao2，daout3 => dao3，daout4 => dao4，daout5 => dao5，daout6 => dao6);
Inst_keydb1: keydb PORT MAP（clk =>clk_1k ，key_in => S_S，downto
key_out =>S_S_out);
Inst_keydb2: keydb PORT MAP(clk =>clk_1k , key_in => S_R, key_out =>S_R_out);Inst_control: control PORT MAP(clk =>clk_1k , q =>S_S_out , p =>S_R_out , j_clr =>clr_A , j_en =>ena_A , s_en =>lock_A);Inst_latch: latch PORT MAP(cnt_0 => dao1, cnt_00 => dao2, cnt_1 => dao3, cnt_11 => dao4, cnt_2 =>
dao5, cnt_22 => dao6, display_in =>lock_A , cnt0 =>daoA, cnt00 =>daoB, cnt1 =>daoC, cnt11 =>daoD, cnt2 =>daoE, cnt22 =>daoF);Inst_display: display PORT MAP(clk_1k => clk_1k, cnt0 =>daoA , cnt00 =>daoB, cnt1 =>daoC, cnt11 =>daoD, cnt2 =>daoE, cnt22 =>daoF, output => Out8, seg =>Seg);
end Behavioral;
2.模10计算器：
entity counter10 is
Port(clr : in STD_LOGIC;clk : in STD_LOGIC;
en : in STD_LOGIC;
co : out STD_LOGIC;daout : out STD_LOGIC_VECTOR(3 downto 0));end counter10;
architecture Behavioral of counter10 is signal count:std_logic_vector(3 downto 0);begin process(clk,clr,count)begin if clr='1' then count<=“0000”;co<='0';elsif(clk='1' and clk'even t)then if en='1' then if count=“1001” then count<=“0000”;else count<=count+1;end if;end if;end if;if count=“1001”and en='1' then co<='1';else co<='0';end if;daout<=count;end process;
end Behavioral;3.模6计算器：
entity counter6 is
Port(clr : in STD_LOGIC;clk : in STD_LOGIC;
en : in STD_LOGIC;
co : out STD_LOGIC;daout : out STD_LOGIC_VECTOR(2 downto 0));end counter6;
architecture Behavioral of counter6 is signal count:std_logic_vector(2 downto 0);
begin process(clk,clr,count)begin if clr='1' then count<=“000”;
co<='0';elsif(clk='1' and clk'event)then if en='1' then if count=“101” then count<=“000”;else count<=count+1;end if;end if;end if;if count=“101”and en='1' then co<='1';else co<='0';end if;daout<=count;end process;end Behavioral;
4.计算器级联：
entity counter is
Port(clk : in STD_LOGIC;eng : in STD_LOGIC;
clear : in STD_LOGIC;
ou : out STD_LOGIC;
daout1 : out STD_LOGIC_VECTOR(3 downto 0);
daout2 : out STD_LOGIC_VECTOR(3 downto 0);
daout3 : out STD_LOGIC_VECTOR(3 downto 0);
daout4 : out STD_LOGIC_VECTOR(2 downto 0);
daout5 : out STD_LOGIC_VECTOR(3 downto 0);
daout6 : out STD_LOGIC_VECTOR(2 downto 0));end counter;
architecture Behavioral of counter is COMPONENT fenpingqi_1k_100 PORT（clk : IN std_logic;
q : OUT std_logic);END COMPONENT;
COMPONENT counter10 PORT（clr : IN std_logic;
clk : IN std_logic;
en : IN std_logic;
co : OUT std_logic;
daout : OUT std_logic_vector(3 downto 0));END COMPONENT;
COMPONENT counter6 PORT（clr : IN std_logic;
clk : IN std_logic;
en : IN std_logic;
co : OUT std_logic;
daout : OUT std_logic_vector(2 downto 0));END COMPONENT;
signal clk_100:std_logic;signal clr_A,ena_A:std_logic;signal co_out1,co_out2,co_out3,co_out4,co_out5:std_logic;
begin Inst_fenpingqi_10: fenpingqi_1k_100 PORT MAP（clk =>clk，q => clk_100);
Inst_counter10_1: counter10 PORT MAP（clr => clear，clk =>clk_100 ，en =>eng，co => co_out1，daout => daout1);Inst_counter10_2: counter10 PORT MAP（clr => clear，clk =>clk_100 ，en => co_out1，co => co_out2，daout => daout2);Inst_counter10_3: counter10 PORT MAP（clr => clear，clk =>clk_100 ，en => co_out2，co => co_out3，daout => daout3);
Inst_counter6_1: counter6 PORT MAP（clr =>clear ，clk =>clk_100，en =>co_out3，co =>co_out4 ，daout => daout4);Inst_counter10_4: counter10 PORT MAP（clr => clear，clk =>clk_100 ，en => co_out4，co => co_out5，daout => daout5);Inst_counter6_2: counter6 PORT MAP（clr =>clear，clk =>clk_100，en =>co_out5，co =>ou，daout => daout6);
end Behavioral;
5.控制电路：
entity control is
Port(clk : in STD_LOGIC;
q : in STD_LOGIC;
p : in STD_LOGIC;j_clr : out STD_LOGIC;j_en : out STD_LOGIC;s_en : out STD_LOGIC);end control;
architecture Behavioral of control is signal state:std_logic_vector(1 downto 0):=“00”;signal next_state:std_logic_vector(1 downto 0);signal key:std_logic_vector(1 downto 0);
begin key<=q&p;process(state,key)begin case state is when“00”=> if key=“10” then next_state<=“01”;else
next_state<=state;end if;when“01”=> case key is when“10”=>next_state<=“11”;when“01”=>next_state<=“10”;when others=>next_state<=state;end case;when“10”=> if key=“01” then next_state<=“01”;else next_state<=state;end if;when others=> case key is when“10”=>next_state<=“01”;when“01”=>next_state<=“00”;when others=>next_state<=state;end case;end case;end process;process(clk)begin if rising_edge(clk)then state<=next_state;end if;end process;process(state)begin case state is when“00”=> j_clr<='1';j_en<='1';s_en<='1';when“01”=>
j_clr<='0';j_en<='1';s_en<='1';when“10”=>
j_clr<='0';j_en<='1';s_en<='0';when others=> j_clr<='0';j_en<='0';s_en<='1';end case;end process;end Behavioral;
6.分频器（2个）： entity fenpingqi_48m_1k is
Port(clk : in STD_LOGIC;
q : out STD_LOGIC);end fenpingqi_48m_1k;
architecture Behavioral of fenpingqi_48m_1k is signal counter:STD_LOGIC_VECTOR(15 downto 0);begin process(clk)begin if(clk='1'and clk'event)then if counter=47999 then counter<=(others=>'0');else
counter<=counter+1;end if;end if;
q<= counter(15);end process;
end Behavioral;
entity fenpingqi_1k_100 is
Port(clk : in STD_LOGIC;
q : out STD_LOGIC);end fenpingqi_1k_100;architecture Behavioral of fenpingqi_1k_100 is signal counter:STD_LOGIC_vector(3 downto 0);
begin process(clk)begin if(clk='1'and clk'event)then if counter=9 then counter<=“0000”;else
counter<=counter+1;end if;end if;q<=counter(3);end process;end Behavioral;
7.显示电路：
entity display is
Port(clk_1k : in STD_LOGIC;
cnt0 : in STD_LOGIC_VECTOR(3 downto 0);
cnt00 : in STD_LOGIC_VECTOR(3 downto 0);
cnt1 : in STD_LOGIC_VECTOR(3 downto 0);
cnt11 : in STD_LOGIC_VECTOR(2 downto 0);
cnt2 : in STD_LOGIC_VECTOR(3 downto 0);
cnt22 : in STD_LOGIC_VECTOR(2 downto 0);
output: out STD_LOGIC_VECTOR(7 downto 0);seg : out STD_LOGIC_VECTOR(7 downto 1));end display;
architecture Behavioral of display is signal dig:std_logic_vector(2 downto 0):=“000”;signal bcd:std_logic_vector(3 downto 0):=“1000”;signal seg7:std_logic_vector(7 downto 1):=“1111110”;
begin process(clk_1k)begin if clk_1k'event and clk_1k='1' then dig<=dig+1;end if;end process;process(dig)begin case dig is
when“000”=>bcd<=cnt0;when“001”=>bcd<=cnt00;when “010”=>bcd<=“1010”;when“011”=>bcd<=cnt1;when“1 00”=>bcd<='0'&
cnt11;when“101”=>bcd<=“1010”;when“110”=>bcd<=c nt2;when“111”=>bcd<='0'&cnt22;when
others=>bcd<=“1010”;end case;end process;process(bcd)begin case bcd is when“0000”=>seg7<=“0000001”;when“0001”=>seg7<=
数字信号处理 实验报告 班级：**** 姓名：郭** 学号：***** 联系方式：***** 西安电子科技大学 电子工程学院
绪论 数字信号处理起源于十八世纪的数学，随着信息科学和计算机技术的迅速发 展，数字信号处理的理论与应用得到迅速发展，形成一门极其重要的学科。当今 数字信号处理的理论和方法已经得到长足的发展，成为数字化时代的重要支撑， 其在各个学科和技术领域中的应用具有悠久的历史，已经渗透到我们生活和工作 的各个方面。 数字信号处理相对于模拟信号处理具有许多优点，比如灵活性好，数字信号 处理系统的性能取决于系统参数，这些参数很容易修改，并且数字系统可以分时 复用，用一套数字系统可以分是处理多路信号；高精度和高稳定性，数字系统的 运算字符有足够高的精度，同时数字系统不会随使用环境的变化而变化，尤其使 用了超大规模集成的DSP 芯片，简化了设备，更提高了系统稳定性和可靠性；便 于开发和升级，由于软件可以方便传送，复制和升级，系统的性能可以得到不断 地改善；功能强，数字信号处理不仅能够完成一维信号的处理，还可以试下安多 维信号的处理；便于大规模集成，数字部件具有高度的规范性，对电路参数要求 不严格，容易大规模集成和生产。 数字信号处理用途广泛，对其进行一系列学习与研究也是非常必要的。本次 通过对几个典型的数字信号实例分析来进一步学习和验证数字信号理论基础。 实验一主要是产生常见的信号序列和对数字信号进行简单处理，如三点滑动 平均算法、调幅广播（AM ）调制高频正弦信号和线性卷积。 实验二则是通过编程算法来了解DFT 的运算原理以及了解快速傅里叶变换 FFT 的方法。 实验三是应用IRR 和FIR 滤波器对实际音频信号进行处理。 实验一 ●实验目的 加深对序列基本知识的掌握理解 ●实验原理与方法 1.几种常见的典型序列： 0()1, 00,0(){()()(),()sin()j n n n n u n x n Ae x n a u n a x n A n σωω?+≥<====+单位阶跃序列：复指数序列：实指数序列：为实数 正弦序列：
电子科技大学 University of Electronic Science and Technology of China 《数字秒表课程设计》 学院：光电信息学院 学号： 姓名： 指导老师：皇晓辉 日期：2015年5月3日
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。该设计就是基于FPGA在Quartus II软件下利用VHDL语言结合硬件电路来实现数字秒表的功能，采用ALTRA公司CycloneII系列的EP2C5T144C8N芯片进行仿真，并给出仿真结果。数字秒表有6个模块，分别是分频电路、去抖电路、计时电路、显示电路、锁存电路、控制电路。用VHDL语言编程来实现各个模块的功能，再用例化来实现各模块的连接，从而实现整个数字秒表的功能。该电路能够实现计时功能，计时精度高,电路简单。 关键字：FPGA；EDA；VHDL；Quartus II；数字秒表关键字：FPGA，VHDL，ISE，ModelSim，电子秒表。
目录 前言 ............................................................................................................................ - 4 -一．课题背景....................................................................................................... - 6 - 1.时间： .............................................................................................................. - 6 - 2.背景： .............................................................................................................. - 6 - 3.现实意义：....................................................................................................... - 8 -二．基于FPGA的VHDL设计 ........................................................................... - 8 - 1.FPGA概述....................................................................................................... - 8 - 2.EDA：................................................................................... 错误！未定义书签。 3.ISE ................................................................................................................. - 13 - 4.VHDL：......................................................................................................... - 14 - 5.Modelsim： ................................................................................................. - 17 -三．电子秒表概述.............................................................................................. - 19 - 1.实验任务：..................................................................................................... - 19 - 2.实验条件：..................................................................................................... - 20 - 3.系统需求和方案计划 ...................................................................................... - 20 -四．实验设计详述.............................................................................................. - 21 - 1.分频器模块： ................................................................................................. - 21 - 2.按键处理模块： ............................................................................................. - 22 -
电子科技大学数学实验报告 第一篇：电子科技大学数学实验报告 一、选择题：（每题3分，共30分） 1、若分式有意义，则x的取值范围是（A．B．C．D．x≠－1） 2、一射击运动员在一次射击练习中打出的成绩如下表所示：这次成绩的众数是（）A;6B;8C;10D;7 3、若一组数据1，2，3，x的极差为6，则x的值是（） A．7B．8 C．9 D．7或－34、矩形的面积为120cm2，周长为46cm，则它的对角线长为（） A．15cmB．16cmC．17cmD．18cm5、如图，△ABC中，AB ＝AC＝10，BD是AC边上的高线，DC＝2，则BD等于（(A)4(B)6(C)8(D) 第5题第7题第14题第17题)． 6、等腰梯形ABCD中，E、F、G、H分别是各边的中点，则四边形EFGH的形状是（） A．平行四边形 B．矩形 C．菱形 D．正方形 7、函数y1＝x(x≥0)，(x＞0)的图象如图所示，则结论： ①两函数图象的交点A的坐标为(2，2)；②当x＞2时，y2＞y1； ③当x＝1时，BC＝3；④当x逐渐增大时，y1随着x的增大而增大，y2随着x的增大而减小． 其中正确结论的序号是() A;①②B;①②④C;①②③④D;①③④ 8、如图，将边长为8㎝的正方形ABCD折叠，使点D落在BC边的中 点E处，点A落在F处，折痕为MN，则线段CN的长是（） A．3cmB．4cmC．5cmD．6cm，则的值为（C．14） 9、已知A．12B．13D．1510、三角形三边之比分别为①1：2：3，②3：4：5；③1.5：2：2.5，④4：5：6，其中可以构成直角三角形的有（）
A．1个B．2个C．3个D．4个 二、填空题：（每题3分，共24分） 11、数据2，x，9，2，8，5的平均数为5，它的极差为 12、用科学计数法表示：－0.034=。 13、约分= 第18题 14、如图，正方形网格中，每个小正方形的边长为1，则网格上的△ABC是______三角形． 15、已知菱形ABCD的周长为20cm，且相邻两内角之比是1∶2，则菱形的两条对角线的长和面积分别是 ________． 16、一个三角形的三边长分别为4，5，6，则连结各边中点所得三角形的周长为_________.17、如图5，若点在反比例函数的图象上，轴于点，的面积为3，则． 18、在矩形中，，平分，过点作于，延长、交于点，下列结论中：① ；② ；③；④，正确的。（填写正确的题号） 三、解答题：（19-25题每题8分，26题10分） 19、（1）已知，求 20、今年，苏州市政府的一项实事工程就是由政府投人1 000万元资金．对城区4万户家庭的老式水龙头和13升抽水马桶进行免费改造．某社区为配合政府完成该项工作，对社区内1200户家庭中的120户进行了随机抽样调查，并汇总成下表： 改造 情况均不 改造改造水龙头改造马桶 1个 2个 3个 4个 1个 2个 户数 20 31 28 21 12 69 2 (1)试估计该社区需要对水龙头、马桶进行改造的家庭共有＿＿户； (2)改造后．一只水龙头一年大约可节省5吨水，一只马桶一年大约可节省15吨水．试估计该社区一年共可节约多少吨自来水? (3)在抽样的120户家庭中．既要改造水龙头又要改造马桶的家庭
— 电子科技大学 实验报告 学生姓名：郫县阿基王学号：20 指导教师：唐明 一、实验项目名称： Verilog组合逻辑设计 二、实验目的： 使用ISE软件和Verilog语言进行组合逻辑的设计与实现。 三、实验内容： 1．3-8译码器的设计和实现。 ? 2．4位并行进位加法器的设计和实现。 3．两输入4位多路选择器的设计和实现。 实验要求如下： 1．采用Verilog语言设计，使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。 四、实验原理： … 1．74x138译码器是输出低有效的3-8译码器。表1所示为74x138译码器的真值表。
12_2_0_1_2_3_4_5_6_7_G G G A L G B L Y L C B A G Y L C B A G Y L C B A G Y L C B A G Y L C B A G Y L C B A G Y L C B A G Y L C B A G =??=???=???=???=???=???=???=???=??? 根据上述函数表达式，可画出逻辑电路图为。
' 图1 3-8译码器的逻辑电路图 2. 数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。 数据输入 选择控制S输出Y 、 D1 D0 0000 " 100 0 1001 [ 101 1 0010 （ 111 0 1010
电 子 科 技 大 学 实 验 报 告 学生姓名： 学 号： 指导教师： 一、实验室名称：数字信号处理实验室 二、实验项目名称：FFT 的实现 三、实验原理： 一．FFT 算法思想： 1．DFT 的定义： 对于有限长离散数字信号{x[n]}，0 ≤ n ≤ N-1，其离散谱{x[k]}可以由离散付氏变换（DFT ）求得。DFT 的定义为： 21 [][]N j nk N n X k x n e π--== ∑，k=0,1,…N-1 通常令2j N N e W π-=，称为旋转因子。 2．直接计算DFT 的问题及FFT 的基本思想： 由DFT 的定义可以看出，在x[n]为复数序列的情况下，完全直接运算N 点DFT 需要（N-1）2次复数乘法和N （N-1）次加法。因此，对于一些相当大的N 值（如1024）来说，直接计算它的DFT 所作的计算量是很大的。 FFT 的基本思想在于，将原有的N 点序列分成两个较短的序列，这些序列的DFT 可以很简单的组合起来得到原序列的DFT 。例如，若N 为偶数，将原有的N 点序列分成两个（N/2）点序列，那么计算N 点DFT 将只需要约[(N/2)2 ·2]=N 2 /2次复数乘法。即比直接计算少作一半乘法。因子（N/2）2表示直接计算（N/2）点DFT 所需要的乘法次数，而乘数2代表必须完成两个DFT 。上述处理方法可以反复使用，即（N/2）点的DFT 计算也可以化成两个（N/4）点的DFT （假定N/2为偶数），从而又少作一半的乘法。这样一级一级的划分下去一直到最后就划分成两点的FFT 运算的情况。 3．基2按时间抽取（DIT ）的FFT 算法思想： 设序列长度为2L N =，L 为整数（如果序列长度不满足此条件，通过在后面补零让其满足）。
电子科技大学计算机学院标准实验报告 （实验）课程名称数字逻辑综合实验 xxx 20160xxxxxxxxx 电子科技大学教务处制表
电子科技大学 实验报告 1 学生姓名：xxx 学号： 指导教师：吉家成米源王华 一、实验项目名称：中小规模组合逻辑设计 二、实验目的： 1．掌握非门、或门、与非门、异或门、数据选择器的逻辑功能。 2．掌握常有逻辑门电路的引脚排列及其使用方法。 3．采用中小规模逻辑门进行组合逻辑设计，掌握组合逻辑的设计方法。三、实验内容： 1．逻辑输入采用实验箱的K1-K11，逻辑输出接L1-L10。测试实验箱上的HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）的逻辑功能。 2．采用小规模逻辑器件设计一位数据比较器：设一位数据比较器的输入为A、B，比较A>B，A=B，A 图1 74LS04的逻辑符号和引脚排列2．74LS32（或门）的逻辑符号、引脚排列如下图所示。 图2 74LS32的逻辑符号和引脚排列 3．74LS00 图3 74LS00逻辑符号和引脚排列 4．一块74HC86芯片上有4个异或门。异或门的逻辑功能如表4所示，74HC86（异或门）的逻辑符号、引脚排列如图4所示。 图4 74HC86逻辑符号和引脚排列 5．74HC153芯片上有两个4选1数据选择器。两个数据选择器使用公共的选择输入端B、A ，其它输入端和输出端是独立的。74HC153（数据选择器、多路复用器）的引脚排列如下图所示。 电子科技大学 实验报告（东213） 倪威2310202009 潘正勇2310202021 雷世文2310202022 一、实验题目名称 一个修理厂的模拟 二、实验内容 某修理厂设有3个停车位置，其中一个位置正在供修理的汽车停放。现以一天为一个时段，每天最多修好一辆车，每天到达修理站的汽车数有如下概率分布： 到达数ξ012 P(ξ)0.60.20.2 在本时段内未能完成修理的汽车与正在等待修理的汽车一起进入下一时段。 本实验要解决的问题：有无必要增加停车位置（如果停车的数量超过3的次数的频度（即超标比例）很高，就有必要增加停车位置，反之，没有必要）。 如果有必要，应该增加多少车位合适？另外是否可以考虑提高汽车修好的概率？ 三、实验目的 模拟停车的数量从而分析超过3的频度，找到该停车厂最合理的停车位置数 四、问题分析和建模方向 这个问题是一个随机问题,即车的到达和车的修理情况都具有随机性。因此，在解决此问题时，可采取用计算机随机模拟的方法，通过大致估计每天车的到达数量和每天能够修理好的车的数量,从而得到所到达车辆超过3辆的频数。而最终考虑是否需要增加停车位置. 五、模型假设与变量符号说明 1．变量说明 n—模拟天数 ξ={每天到达的车辆数} η={修理状况} n'—停放车辆超过3的次数 μ—超标比例（车辆数超过3的天数占总模拟天数的比例） 2．模型假设 (a) 在一个时段内一辆汽车能够修好的概率为0.7； (b) 一时段没修好的汽车进入下一时段后重新修； (c) 3个停车位置没有顺序，到达汽车任意的停放任意的空位置； (d)该修理厂至少运行一年（计365天）； (e)一年计365天，半年计182天； (f)到达车辆超过3辆的多余车辆自动离开； (g)如果μ>10%,认为有必要增加停车位置。 六、模型建立与求解 随机变量ξ 到达数ξ012 P(ξ)0.60.20.2 据此，可得产生ξ的随机数的具体执行过程：每产生一个（0，1）区间的均匀分布随机数r, 杭州电子科技大学数电大作业实验报告电子琴 Pleasure Group Office【T985AB-B866SYT-B182C-BS682T-STT18】 数电大作业实验报告如图是CODE3的case语句程序，该模块是一个编码器，即将输入的8位琴键信号进行编码，输出一个4位码，最多能对应16个音符（若有16个键）。 如图所示是INX2CODE的case语句程序，该模块是一个译码器，它将来自键盘输入的编码信号译码成数控分频器SPK0输出信号的频率控制字。 另外两个模块是M_CODE和DCD7SG，它们的case语句程序如上图所示。前者的功能是将来自CODE3的键盘编码译成简谱码和对应的音调高低值H，后者是一个数码管7段显示译码器，负责将简谱码译成数码管的显示信号。 如图所示是SPK0模块的内部结构。其中的计数器CNT11B是一个LPM宏模块，这是一个11位二进制加法计数器。在设置其结构参数时，应该选择同步加载控制，即sload （Synchronous Load），这样能较好地避免来自进位信号cout中可能的毛刺影响。异步加载aload极易受到随机窄脉冲的误触发，在此类电路中不宜采用。图中D触发器和反相器的功能是将用于控制加载的进位信号延迟半个时钟周期，一来也是为了滤除可能的毛刺，以免对加载更为可靠，因为这时，时钟上升沿正好处于加载脉冲的中点。 模块CODE3,INX2CODE和SPK0的主要工作过程是这样的： 当按琴键后，产生的数据经编码器获得一个编码（例如，当按下第二个键，对应0010，即2），它对应模块INX2CODE中的一个值（2对应390H）。当这个值（如390H）被置入模块SPK0中的11位可预置计数器中后。由于计数器的进位端与预置数加载段端相连，导致此计数器将不断以此值作为计数起始值，直至全1。 以下以预置值为390H为例，来计算SPK0输出信号的频率值。 当以390H为计数器起始值后，此计数器成为一个模（7FFH-390H=46FH=1135）的计数器。 电子科技大学通信与信息工程学院 标准实验报告 实验名称：随机数的产生及统计特性分析 电子科技大学教务处制表 电子科技大学 实验报告 学生姓名：吴子文学号：2902111011 指导教师：周宁 实验室名称：通信系统实验室 实验项目名称：随机数的产生及统计特性分析 实验学时：6（课外） 【实验目的】 随机数的产生与测量：分别产生正态分布、均匀分布、二项分布和泊松分布或感兴趣分布的随机数，测量它们的均值、方差、相关函数，分析其直方图、概率密度函数及分布函数。通过本实验进一步理解随机信号的一、二阶矩特性及概率特性。 编写MATLAB程序，产生服从N（m, sigma2）的正态分布随机数，完成以下工作： （1）、测量该序列的均值，方差，并与理论值进行比较，测量其误差大小，改变序列长度观察结果变化； （2）、分析其直方图、概率密度函数及分布函数； （3）、计算其相关函数，检验是否满足Rx(0)=mu^2+sigma2，观察均值mu 为0和不为0时的图形变化； （4）、用变换法产生正态分布随机数，重新观察图形变化，与matlab函数产生的正态分布随机数的结果进行比较。 【实验原理】 1、产生服从N（m, sigma2）的正态分布随机数，在本实验中用matlab中的函数normrnd()产生服从正态分布的随机数。 （1）R = normrnd(mu,sigma) 产生服从均值为mu，标准差为sigma的随机数，mu和sigma可以为向量、矩阵、或多维数组。 （2）R = normrnd(mu,sigma,v) 产生服从均值为mu 标准差为sigma的随机数，v是一个行向量。如果v是一个1×2的向量，则R为一个1行2列的矩阵。 软件工程专业类课程 实 验 报 告 课程名称： 学院： 专业： 学生姓名： 学号： 指导教师： 评分： 日期：2015年6月9日 1 / 20 电子科技大学 实验报告 一、实验名称基本门电路的功能和特性及其组合电路逻辑实验 二、实验目的 三、实验内容 （1）部分TTL门电路逻辑功能验证 测试其真值表及其简单组合电路的真值表。 （2）组合逻辑电路设计之全加器或全减器 用74LS86（异或）和74LS00（与非）搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。 四、实验设备和器材 （1）数字逻辑试验箱 （2）导线若干 （3）集成器件：74LS00（与非）74LS04（非）74LS86（异或） 五、实验原理 （1）组合逻辑电路分析方法 （2）组合逻辑电路设计方法 A.逻辑抽象 分析事件的因果关系，确定输入变量和输出变量。 B.逻辑赋值 定义逻辑状态的含义，即以“0”、“1”分别表示输入和输出的不同状态。 C.根据因果关系列出真值表 3 / 20 D.化简或变换后，得到逻辑函数表达式 E.画出逻辑电路图 （3）全加器或全减器设计 图1-1 20 图1-2 图1-3 5 / 六、实验步骤 （1）在实验箱上插入相应的逻辑门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管，接好电源正负极，即可进行逻辑门特性验证实验，将门的逻辑特性制成表格。 （2）用74LS00连接电路如下图所示，并把输入端接实验箱的逻辑开关，输出端接发光二极管，在MNXY各种输入组合下，观测输出F，并记录下来，写出F=f(M,N,X,Y)的逻辑表达式。 图1-4 （3）用74LS86和74LS00搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位/借位电平，记录下来。 模拟电路实验报告 实验一常用电子测量仪器的使用 1.实验目的 (1)了解双踪示波器、函数信号发生器、晶体管毫伏表、直流稳压电源的工作原 理和主要技术指标。 (2)掌握双踪示波器、晶体管毫伏表、直流稳压电源的正确使用方法。 2.实验原理 示波器是电子测量中最常用的一种电子仪器,可以用它来测试和分析时域信号。示波器通常由信号波形显示部分、垂直信道（Y通道）、水平信道（X通道）三部分组成。YB4320G是具有双路的通用示波器，其频率响应为0～20MHz。 为了保证示波器测量的准确性，示波器内部均带有校准信号，其频率一般为1KHz，即周期为1ms，其幅度是恒定的或可以步级调整，其波形一般为矩形波。在使用示波器测量波形参数之前，应把校准信号接入Y轴，以校正示波器的Y轴偏转灵敏度刻度以及扫描速度刻度是否正确，然后再来测量被测信号。 函数信号发生器能产生正弦波、三角波、方波、斜波、脉冲波以及扫描波等信号。由于用数字LED显示输出频率，读数方便且精确。 晶体管毫伏表是测量正弦信号有效值比较理想的仪器，其表盘用正弦有效值刻度，因此只有当测量正弦电压有效值时读数才是正确的。晶体管毫伏表在小量程档位（小于1V）时，打开电源开关后，输入端不允许开路，以免外界干扰电压从输入端进入造成打表针的现象，且易损坏仪表。在使用完毕将仪表复位时，应将量程开关放在300V挡，当电缆的两个测试端接地，将表垂直放置。 直流稳压电源是给电路提供能源的设备，通常直流电源是把市电220V的交流电转换成各种电路所需要的直流电压或直流电流。一般一个直流稳压电源可输出两组直流电压，电压是可调的，通常为0～30V，最大输出直流电流通常为2A。输出电压或电流值的大小，可通过电源表面旋钮进行调整，并由表面上的表头或LED显示。每组电源有3个端子，即正极、负极和机壳接地。正极和负极就像我们平时使用的干电池一样，机壳接地是为了防止外部干扰而设置的。 如果某一电路使用的是正、负电源，即双电源，此时要注意的是双电源共地的接法，以免造成短路现象。 数字万用表可用于交、直流电压测量、交、直流电流测量，电阻测量，一般晶体管的测量等。一般的数字万用表交流电压挡的频率相应范围为45Hz～500Hz， Koch 分形雪花面积计算的数学实验报告 2012年4月6日 绘制Koch 分形雪花，分析其边数及面积规律 实验内容 取周长为10的正三角形为初始元。 第一步（N=1）：将边长三等分，并以中间的一份为底边构造正三角形，去掉该三角形的底边，将两腰与剩下的两份相连，得到生成元。原三角形每条边都用生成元替换,得到具有6个凸顶点的12边形。 第二步（N=2）：对第1步得到的图形，同样将其边长三等分，并以中间的一份构造正三角形，去掉该三角形的底边，将两腰与两边的两份相连，得到生成元。原12边形的每条边都用生成元替换，得到24个凸顶点的48边形。 如此方法，一直做下去，当∞→N 时便得到了Koch 分形雪花。 实验目的 1.算法描述Koch 分形雪花 2.证明Koch 分形雪花图Kn 的边数为143-⨯=n n L 3.求Koch 分形雪花图Kn 的面积)(lim n N K area ∞ → 实验原理 1. Koch 分形雪花的绘制过程与Koch 曲线的构造过程类似。事实上，Koch 分形雪花是由三条三次Koch 曲线组成的。 Koch 曲线的构造：由一条线段产生四条线段，由n 条线段迭代一次后将产生4n 条线段，算法针对每一条线段逐步进行，将计算新的三个点。第一个点位于线段的三分之一处，第三个点位于线段的三分之二处，第二个点以第一个点为轴心，将第一和第三个点形成的向量正 向旋转ο 60而得，正向旋转由正交矩阵⎪ ⎭⎪⎬⎫ ⎪⎩⎪⎨⎧-3cos 3 sin 3sin 3cos ππππ 完成。 三条三条三次Koch 曲线由初始向量P 构造。 流程图如下： ⑴)/3P －2(P + P ←Q )/3;P －(P + P ← Q 1 21 31211 ⑵;A ×)Q －(Q + Q ← Q T 1 312 ⑶．Q ← P ;Q ← P ;Q ← P ;P ← P 3 4231225 西安电子科技大学 (2018年度) 算法分析 实 验 报 告 实验名称：渗透实验 班级：1603012 *名：** 学号：*********** 实验一：渗透问题（Percolation） 一、实验题目 使用合并-查找（union-find）数据结构，编写程序通过蒙特卡罗模拟（Monte Carlo simulation）来估计渗透阈值的值。 给定由随机分布的绝缘材料和金属材料构成的组合系统：金属材料占多大比例才能使组合系统成为电导体？给定一个表面有水的多孔渗水地形（或下面有油），水将在什么条件下能够通过底部排出（或油渗透到表面）？科学家们已经定义了一个称为渗透（percolation）的抽象过程来模拟这种情况。 模型：我们使用N×N网格点来模型一个渗透系统。每个格点或是open格点或是blocked 格点。一个full site是一个open格点，它可以通过一连串的邻近（左，右，上，下）open格点连通到顶行的一个open格点。如果在底行中有一个full site格点，则称系统是渗透的。（对于绝缘/金属材料的例子，open格点对应于金属材料，渗透系统有一条从顶行到底行的金属路径，且full sites格点导电。对于多孔物质示例，open格点对应于空格，水可能流过，从而渗透系统使水充满open格点，自顶向下流动。） 问题：在一个著名的科学问题中，研究人员对以下问题感兴趣：如果将格点以空置概率p 独立地设置为open格点（因此以概率1-p被设置为blocked格点），系统渗透的概率是多少？当p = 0时，系统不会渗出; 当p=1时，系统渗透。下图显示了20×20随机网格和100×100随机网格的格点空置概率p与渗滤概率。 当N足够大时，存在阈值p*，使得当p 数字跑表设计报告 学院：物理电子学院 学号：2014040206029 姓名：刘明哲 班级：电子六班 一系统总体设计 设计要求 设计一个数字秒表，有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，系统主要由显示译码器、分频器、十进制计数器和六进制计数器组成。整个秒表还需有一个启动/停止信号和一个复位信号，以便秒表能随意停止及启动。 要求： （1）秒表计时范围为：1小时； （2）秒表精度为0.01秒； （3）具有开始计时、停止计时控制功能，且开始计时、停止计时为一个复用按键；（4）在正常计时显示过程中，能够在存储按键作用下存储某一计时时间；存储的时间组数为确定值或1至任意值； （5）在读取按键作用下存储的时间能够回放显示;回放显示时，秒表计时可停止或在后台正常进行；回放显示可手动或自动依次显示； （6）具有复位功能； （7）用六位数码管显示时间读数。 系统工作原理 数字跑表通过系统将48MHz时钟进行分频得到100Hz的秒表时钟，之后通过对时钟信号进行计数得到具体的跑表显示数值，跑表数值作为显示单元电路的输入，显示单元控制数码管动态扫描显示计数 因此，系统主要划分为：分频器，计数器，显示控制，开始\停在使能控制，清零控制，存储读取功能，按键消抖。 原理图如下： 二单元电路设计 1.分频器 设计思路：输入信号48MHz，将其48000分频可得1KHz信号，再将1KHz信号10分频可得100Hz信号。1KHz用于显示LED扫描，100Hz用于计数器时钟。 源程序如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity pp is PORT(CLKIN:IN STD_LOGIC; CLKOUT1K:OUT STD_LOGIC; CLKOUT100:OUT STD_LOGIC); end ENTITY pp; 电子科技大学成都学院《数学实验》课程实验报告 系别班次学号姓名 实验一 玫瑰线的绘制 一、实验背景 数学方程的图形千变万化，形状各异。极坐标方程为cos a n ρθ=或 sin a n ρθ=的图像以形似玫瑰而被称为玫瑰线， 它们是由以原点为公共点的玫瑰花瓣环线组成。用极坐标绘图命令polar ()可实现快速绘图。几何图形表现出完美的对称性。 二、实验内容 将玫瑰线的极坐标方程转换为参数方程，用直角坐标系下的彗星绘制命令comet()绘动态图形，观察玫瑰线产生的过程。分析玫瑰线方程中参数n ，与玫瑰线图形中花瓣数量的关系。 三、实验目的 熟悉MATLAB 命令窗口和图形窗口、掌握极坐标绘图命令以及极坐标转换为直角坐标的方法，了解多叶玫瑰线生成的动态过程。 四、实验原理 三叶玫瑰线的数学表达式以极坐标形式给出 cos3,[0,2]a ρθθπ=∈ 由于动态绘图命令需要曲线上点的x 坐标和y 坐标，需要将极坐标数据转换为直角坐标的数据，转换公式为 cos ,sin ,[0,2]x r y r θθθπ==∈ 以ρ代替公式中的r ，变可以计算出平面直角坐标系下的离散点数据。 五、实验步骤 六、实验程序 七、实验结果与分析 实验二相遇问题 一、实验背景 相遇问题是数学中的典型问题，在此问题中，可能计算相遇时间，可能计算相遇时发生的位移。 二、实验内容 在一次军事演习中，红、绿两队从相距100公里的地点同时出发相向行军。红队速度为10(公里/小时)，绿队速度为8(公里/小时) 。开始时，通讯员骑摩托从红队出发为行进中的两队传递消息。摩托车的速度为60(公里/小时)往返于两队之间。每遇一队，立即折回驶向另一队。当两队距离小于0.2公里时，摩托车停止。计算通讯员驾驶摩托车跑了多少趟(从一队驶向另一队为一趟)。 三、实验目的 掌握MATLAB的M文件与函数文件程序的编写，掌握MATLAB语言程序设计的几种循环、条件结构。 四、实验原理 将红队、绿队和摩托车假设为A、B、C三个点，A点初始位置A=0, 速度va=10 (运动向右)，B点初始位置B=100, 速度vb=8(运动向左)。C点初始位置C=0, 速度vc=60。当C向右运动时，C、B相遇时间: tk= (B – A)/(8+60)；当C向左运动时, A、C相遇时间: tk= (B – A)/(60+10)。利用相遇时间tk、及时计算A, B的最新位置。 五、实验步骤 数字式秒表设计与实现 指导老师： 姓名： 学号： 摘要 本文主要介绍了基于FPGA使用VHDL语言的数字式秒表的设计开发流程。该设计以VHDL作为硬件开发语言，以ISE作为软件开发平台，成功的实现了数字式秒表的计数、清零、暂停等功能。并使用了ModelSim仿真软件对各个单元电路模块进行了仿真，且完成了综合布局布线，最终下载到电路板上，实际测试结果良好。 关键字：FPGA，VHDL，数字 目录 数字式秒表设计与实现 (1) 第一章引言 (4) 1.1 选题背景 (4) 1.2 实验方式 (4) 1.3 技能培养 (4) 第二章基于FPGA的VHDL设计流程 (5) 2.1 概述 (5) 2.2 VHDL语言介绍 (5) 2.2.1 VHDL的特点 (5) 2.2.2 VHDL开发流程 (6) 2.3 FPGA开发介绍 (8) 2.3.1 FPGA简介 (8) 2.3.2 FPGA开发流程 (8) 第三章数字式秒表的软件开发环境 (10) 3.1开发环境 (10) 3.2ModelSim介绍 (10) 3.3 ISE介绍 (11) 第四章数字式秒表的设计与实现 (12) 4.1 任务要求 (12) 4.2 实验条件 (12) 4.3 原理框图 (13) 4.4 各模块的实现 (13) 4.4.1 分频器 (13) 4.4.2 输入控制电路 (14) 4.4.3 计时模块 (16) 4.4.4 显示模块 (18) 4.5 分配引脚和下载实现 (19) 4.6 测试结果 (20) 第五章结论 (21) 参考文献 (22) 致谢 (23) 附录 (24) 附录1.电子秒表的顶文件 (24) 附录2分频器 (28) 附录3消抖电路 (28) 附录4 控制电路 (29) 附录5 十进制计数器 (30) 附录9 锁存器 (30) 附录10 显示电路 (31)电子科技大学数学建模试验报告(东213)
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