1．3 1对2数据分配器的设计
数据分配器是一种处理数据的逻辑电路，用来将一个输入信号输出(分配)到指定的输出端。数据分配器可分为1对2数据分配器、1对4数据分配器等，下面以l对2数据分配器为例来介绍数据分配器的设计。
1．实验原理
1对2数据分配器有1个控制端，2个输出端和1个数据输入端，根据控制端的值
表1-4 1对2数据分配器真值表
1对2数据分配器应具备的脚位：
控制端：S；
输出端：Y0，Y1：
数据输入端：D。
2．原理图输入
(1)建立新文件：选取窗口菜单File—New，出现对话框，选Graphic Editor file选项，单击OK按钮，进入图形编辑画面。
(2)保存：选取窗口菜单File—Save，出现对话框，键入文件名demuti_2v．gdf'单击OK按钮。
(3)指定项目名称，要求与文件名相同：选取窗口菜单File—Project—Name，键入文件名demuti_2v，单击OK按钮。或也可以通过如下操作把当前设计项目设置成工程文件：选择菜单File|Project|Set Project to Current File命令，即将当前设计文件设置成Project。选择此项后可以看到标题栏显示出所设文件的路径。
(4)确定对象的输入位置：在图形窗口内单击鼠标左键。
(5)引入逻辑门：选取窗口菜单Symbol—EnterSymbol，在kMaxplus2~nax21ib＼pfim 处双击，在Symbol File菜单中选取所需的逻辑门，单击OK按钮。
(6)引入输入和输出脚：按步骤(5)选出输入脚和输出脚。
(7)更改输入和输出脚的脚位名称：在PIN_NAME处双击鼠标左键，进行更名，输入脚为S、D，输出脚为Y0、Y1。
(8)连接：将S、D脚连接到输入端，Y0、Y1脚连接到输出端，如图1—12所示。
(9)选择实际编程器件型号：选取窗口菜单Assign—Device，出现对话框，选择ACEX1K系列的EPlK30TCl44-3。
(10)保存并查错：选取窗口菜单File—Project—Save&Check，即可针对电路文件进行检查。
(11)修改错误：针对Massage-Compiler窗口所提供的信息修改电路文件．直到没有错为止。
(12)保存并编译：选取窗口菜单File—Project—Save&Compile，即可进行编译，产生demuti_2v．sof烧写文件。
图1-12 1对2数据分配器的原理图
(13)创建电路符号：选取窗口菜单File—Create Default Symbol，可以产生demuti．2v．sym文件，代表现在所设计的电路符号。选取File—Edit Symbol，进入Symbol Edit画面，1对2数据分配器的电路符号如图1—13所示。
1-13 1对2数据分配器的电路符号
(14)创建电路包含文件：选取窗口菜单File—Create Default Include File，产生用来代表现在所设计电路的demuti_2v．inc文件，供其他VHDL编译时使用。
(15)时间分析：选取窗口菜单Utilities—Analyze Timing，再选取窗口菜单Analysis —Delay Matrix，可以产生如图1一14所示的时间分析结果。
图1-14 1对2数据分配器的时间分析结果
3．文本输入
(1)建立新文件：选取窗口菜单File—New，出现对话框，选Text Editor file选项，单击OK按钮，进入文本编辑画面。
(2)保存：选取窗口菜单File—Save，出现对话框，键入文件名demuti_2v．vhd，单击OK按钮。
(3)指定项目名称，要求与文件名相同：选取窗口菜单File—Project—Name，键入文件名demuti_2v，单击OK按钮。
(4)选择实际编码器件型号：选取窗口菜单Assign—Device，出现对话框，选择ACEX1K系列的EPlK30TCl44—3。
(5)输入VHDL源程序：
LIBRARY IEEE；
USE IEEE．STD_LOGIC_1 164．ALL；
ENTITY demuti_2v IS
PORT(D,S ：IN STD_LOGIC；
Y0,Y1：OUT STD_LOGIC)；
END demuti_2v；
ARCHITECTURE a OF demuti_2v IS
BEGIN
PROCESS
BEGIN
IF S=’0’THEN
Y0<=D：
ELSE
Yl<=D：
END IF：．
END PROCESS；
END a；
(6)保存并查错：选取窗口菜单File—Project—Save&Check，即可针对电路文件进行检查。
(7)修改错误：针对Massage-Compiler窗口所提供的信息修改电路文件，直到没有错误为止。
(8)保存并编译：选取窗口菜单File—Project—Save&Compile，即可进行编译，产生demuti_2v．sof烧写文件。
(9)创建电路符号：选取窗口菜单File—Create Default Symbol，可以产主demutL2v．sym文件，代表现在所设计的电路符号。选取File—Edit Symbol，进入Symbol Edit 画面。
(10)创建电路包含文件：选取窗口菜单File—Create Default Include File，产生用来代表现在所设计电路的demuti_2v．inc文件，供其他VHDL编译时使用。
(11)时间分析：选取窗口菜单Utilities—Analyze Timing，再选取窟口菜单Analysis —Delay Matrix，产生时间分析结果。
4．软件仿真
(1)进入波形编辑窗口：选取窗口菜单MAX+plus II—Waveform Editor，进入波形编辑窗口。
(2)引入输入和输出脚：选取窗口菜单Node—Enter Nodes from SNF，出现对话框，单击
list按钮，选择Available Nodes中的输入与输出，按“=>’’键将S、Y0、Y1、D移至右边，单击OK按钮进行波形编辑。
(3)设定时钟的周期：选取窗口菜单Options—Gride Size，出现对话框，设定Gfide Size 为50 ns，单击OK按钮。
(4)设定初始值并保存：设定初始值，选取窗口菜单File—Save，出现对话框，单击OK 按钮。
(5)仿真：选取窗口菜单MAX+plus II—Simulator，出现Timing Simulation对话框，单击Start按钮，出现Simulator对话框，单击‘‘确定’’按钮，显示如图1—15所示的波形图。
(6)观察输入结果的正确性：单击A按钮，可以在时序图中写字，并验证仿真结果的正确性。
图1-15 1对2数据分配器的波形图
5．硬件仿真
1)下载实验验证
(1)选择器件：打开MAX+plus II，选取窗口菜单Assign—Device，出现对话框，选择ACEX1K系列的EPlK30TCl44-3。
(2)锁定引脚：选取窗口菜单Assign—Pin／Location／Chip，出现对话框，在Node Name中分别键入引脚名称S、D、Y1、Y0。在Pin中键入引脚编号68、67、17、13。引脚68对应KEYl，信号灯为LED_KEYl；引脚67对应KEY2，信号灯为LED_KEY2：引脚17、13分别对应LEDl、LED2。
(3)编译：选取窗口菜单File—Project—Save&Compile，即可进行编译。
(4)烧写：选取窗口菜单Programmer—Configure进行烧写。
2)实验结果
设定输入信号为键按下时输入“l”信号，此时信号灯亮；否则输入“0”信号，信号灯灭，输出信号为信号灯亮时为‘‘1”，信号灯灭时为“0”。
按表1—5所示，分别按下KEYl、KEY2、KEY3键，观察输出LEDl和LED2的结果。
表1-5 1对2数据分配器的实验结果
3)实验解释
信号输入键为KEYl、KEY2。按下KEYl键，信号灯LED—KEYl亮，即把“1”信号输入到68引脚（S），否则表示送入信号“0”。按下KEY2键，信号灯LED-KEY2亮，即把
“1”信号输入到67引脚(D)，否则表示送入信号“0”。
信号输出由信号灯LEDl来显示。LEDl(或LED2)亮时表示输出信号为“1”，否则为信号“0”，以此表示17、13引脚(Yl、Y0)的信号。
输出端的值由芯片EPlK30TCl44—3通过程序所编的输入和输出之间的逻辑关系来确定。
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder47 IS PORT(DCBA:IN STD_LOGIC_VECTOR(3 DOWNTO 0); gfedcba:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END ENTITY decoder47; ARCHITECTURE one OF decoder47 IS BEGIN PROCESS(DCBA) BEGIN CASE DCBA IS WHEN "0000"=> gfedcba<="0111111"; WHEN "0001"=> gfedcba<="0000111"; WHEN "0010"=> gfedcba<="1011011"; WHEN "0011"=> gfedcba<="1001111"; WHEN "0100"=> gfedcba<="1100110"; WHEN "0101"=> gfedcba<="1101101"; WHEN "0110"=> gfedcba<="1111100"; WHEN "0111"=> gfedcba<="0000111"; WHEN "1000"=> gfedcba<="1111111"; WHEN "1001"=> gfedcba<="1100111"; WHEN OTHERS=> NULL; END CASE; END PROCESS; END ARCHITECTURE one; 仿真波形：
实验四数据选择器 一、实验目的 1. 熟悉中规模集成数据选择器的逻辑功能及测试方法。 2. 学习用集成数据选择器进行逻辑设计。 二、实验原理 数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1、…和一个输出端Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。 中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图7—1所示，其中D0，D1，D2，D3为四个数据输入端，Y为输出端，A1，A2为控制输入端(或称地址端)同时控制两个四选一数据选择器的工作，G为工作状态选择端(或称使能端)。74LS153的逻辑功能如表7—1所示，当1 =G G时电路不工作，此 1= 2 ) ( 时无论A1、A0处于什么状态，输出Y总为零，即禁止所有数据输出，当( =G G时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选1= ) 2 中数据D1输出。 图7—1 图7—2 表7—1
当G =0时，74LS153的逻辑表达式为 中规模集成芯片74LS151为八选一数据选择器，引脚排列如图7—2所示。其中D 0—D 7为数据输入端，)(Y Y 为输出端，A 2、A 1、A 0为地址端，74LS151的逻辑功能如表7—2所示。逻辑表达式为 数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。 用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。 表7—2 例：用八选一数据选择器实现逻辑函数 CA BC AB F +== D A A D A A D A A D A A Y 3 1 2 1 1 1 1 +++= D A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y 7 2 6 1 2 5 1 2 4 1 2 3 1 2 2 1 2 1 1 2 1 2 +++ ++++=
实验三3-8译码器功能测试及仿真 一、实验目的 1、掌握中规模集成3-8译码器的逻辑功能和使用方法。 2、进一步掌握VHDL语言的设计。 二、预习要求 复习有关译码器的原理。 三、实验仪器和设备 1．数字电子技术实验台1台 2．数字万用表1块 3．导线若干 4.MUX PLUSII软件 5.74LS138集成块若干 四、实验原理 译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。 译码器分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 1．变量译码器（又称二进制译码器） 用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图 74LS138功能表 输入输出 S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 ×××× 1 1 1 1 1 1 1 1 × 1 ××× 1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输 入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图3－2所示。若在S1输入 端输入数据信息，2S＝3S＝0，地址码所对应的输出是S1数据信息的反码；若从2S端输入 数据信息，令S1＝1、3S＝0，地址码所对应的输出就是2S端数据信息的原码。若数据信息是时 钟脉冲，则数据分配器便成为时钟脉冲分配器。 根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可
实验三数据选择器及其应用 一、实验目的 1.掌握数据选择器的逻辑功能和使用方法。 2.学习用数据选择器构成组合逻辑电路的方法。 二、实验原理 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的功能相当于一个多个输入的单刀多掷开关，其示意图如下： 图9-1 4选1数据选择器示意图 图中有四路数据D0~D3，通过选择控制信号A1、A0（地址码）从四路数据中选中一路数据送至输出端Q。 1.八选一数据选择器74LS151 74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择I0~I78个数据源，具有两个互补输入端，同相输出端Z和反相输出端Z。其引脚图和功能表分别如下： 2.双四选一数据选择器74LS153
所谓双四选一数据选择器就是在一块集成芯片上有两个完全独立的4选1数据选择器，每个数据选择器有4个数据输入端I0~I3，2个地址输入端S0、S1，1个使能控制端E和一 个输出端Z，它们的功能表如表9-2，引脚逻辑图如图9-3所示。 图9-3 74LS153引脚逻辑图表9-2 74LS153的真值表 其中，EA、EB（1、15脚）分别为A路和B路的选通信号，I0、I1、I2、I3为四个 数据输入端，ZA（7脚）、ZB（9脚）分别为两路的输出端。S0（14脚）、S1（2脚）为地址信号，8脚为GND，16脚为VCC。 3.用74LS151组成16选1数据选择器 用低三位A2A1A0作每片74LS151的片内地址码, 用高位A3作两片74LS151的片选信号。当A3=0时，选中74LS151(1)工作, 74LS151(2)禁止；当A3=1时，选中74LS151(2)工作, 74LS151(1)禁止，如下图所示。 图9-4用74LS151组成16选1数据选择器
3.3 数据选择器与数据分配器 本次重点内容: 1、数据选择器的电路原理与功能。 2、用数据选择器实现函数。 3、数字分配器的电路和功能 教学过程 3.3.1 数据选择器 在多路数据传输过程中,经常需要将其中一路信号挑选出来进行传输,这就需要用到数据选择器。 在数据选择器中,通常用地址输入信号来完成挑选数据的任务。如一个4选1的数据选择器,应有两个地址输入端,它共有22=4种不同的组合,每一种组合可选择对应的一路输入数据输出。同理,对一个8选1的数据选择器,应有3个地址输入端。其余类推。 而多路数据分配器的功能正好和数据选择器的相反,它是根据地址码的不同,将一路数据分配到相应的一个输出端上输出。 根据地址码的要求,从多路输入信号中选择其中一路输出的电路,称为数据选择器。其功能相当于一个受控波段开关。多路输入信号:N个。输出:1个。地址码:n 位。应满足2n≥N。 (一、4选1数据选择器 1、逻辑电路:D3、D
2、D1、D0为数据输入端,A1、A0为地址信号输入端,Y为数据输出端,ST为使能端,又称选通端,输入低电平有效。 2、真值表:4选取1数据选择器的真值表。 3.由真值表可写出输出逻辑函数式 (二8选1数据选择器 MSI器件TTL 8:选1数据选择器CT74LS151 1.逻辑功能示意图:D 7、D
6 、D 5 、D 4 、D 3 、D 2 、D 1 、D 为数据输入端,A 2 、A 1 、A 为地址信 号输入端。Y和为互补输出端,ST为使能端,又称选通端,输入低电平有效。
2.数据选择器CT74LS151的真值表 3.输出逻辑函数: ?ST=1 , ??Y=0 , ??????????. ?ST=0 , ???????,??Y= (A 2A 1A 0D 0 +A 2A 1A 0D 1 +A 2A 1A 0D 2 +A 2A 1A 0D 3 +A 2A 1A 0D 4 +A 2A 1A 0D 5 +A 2A 1A 0D 6 + A 2A 1A 0D 7 ST Y= A 2A 1A 0D 0 +A 2A 1A 0D 1 +A 2A 1A 0D 2 +A 2A 1A 0D 3 +A 2A 1A 0D 4 +A 2A 1A 0D 5 +A 2A 1A 0D 6 + A 2A 1A 0D 7 (三用数据选择器实现组合逻辑函数 实现原理:数据选择器是一个逻辑函数的最小项输出器:
实验四数据选择器及应用 一、实验目的 （1）掌握采用中规模集成器件设计组合逻辑电路的方法。 （2）掌握数据选择器的工作原理。 （3）测定数据选择器的逻辑功能。 （4）设计并验证用数据选择器实现逻辑函数。 二、预习要求 （1）掌握数据选择器的工作原理。 （2）掌握用数据选择器实现逻辑函数的设计原则。 （3）片选端E'起什么作用？E'为何值时，选择器正常工作。 （4）如何用卡诺图分离出多余的变量？ 三、实验器材 （1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS00、74LS32、74LS153、74LS151； 四、实验原理 以前所讨论的组合电路设计方法常称“四步法”，即列真值表，写出逻辑函数，简化逻辑函数和画逻辑图。一般只在使用小规模集成器件时使用。在中、大规模集成电路出现之后，逻辑设计方法有很大的改变。即可用中规模集成器件设计组合逻辑网络。 1. 数据选择器的工作原理 在数字信息的传输过程中，有时按要求从多路并行传送的数据中选通一路送到唯一的输出线上，形成总线传输。这时要用到数据选择器（多路转换器，可简称为MUX），逻辑符号如图4-1（a）所示。其功能类似于单刀多掷开关，如图4-1（b）所示。 由图4-1（a）看出，数据选择器有n条地址线，2n个输入线，一条输出线。其功能是根据地址线编码从2n个输入信号中选用一个信号输出。即可以把它看成二进制编码的可控开关，由编码控制选通信息，如图4-1（b）所示。
（a ）数据选择逻辑符号 （b ）单刀多掷开关 图4-1 数据选择器 图4-2是4选1数据选择器。图中1A 、0A 是地址变量，由地址代码来选择 数据通道；0123D D D D 是输入信号；F 是输出信号；E '是使能端或片选端，低电平有效。当E '为低电平时，数据选择器正常工作；E '为高电平时，数据选择器禁止工作。数据选择器的功能如表4-1所示。 （a ）电路 （b ）逻辑符号 图4-2 4选1数据选择器 表4-1 4选1 MUX 功能表
试验一组合逻辑3线-8线译码器设计试验 一、试验目的 1、了解并初步掌握ModelSim软件的使用； 2、了解使用ModelSim进行组合数字电路设计的一般步骤； 3、掌握组合逻辑电路的设计方法； 4、掌握组合逻辑电路3线-8线译码器的原理； 5、掌握门级建模的方法； 二、试验原理 译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。因此，译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。 二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。例如，典型的3线-8线译码器功能框图图1-1所示。输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。 图1-1 3线-8线译码器框图 74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。表1-1是74HC138的逻辑功能表。当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图
表1-1 74HC138逻辑功能表 由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。 74HC138有3个附加的控制端'' 123 ,S S S 和。当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁为高电平。这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能； 三、 预习要求 1、数字电子技术基础组合逻辑电路设计一般设计方法； 2、74HC138的逻辑功能； 3、门级建模的一般方法和基本语句； 4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)； 四、 实验步骤 (一)、熟悉ModelSim 软件环境 1、建立一个新Project 1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)； 注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；
数据选择器及其应用
物联网工程 郭港国 26 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择 器的功能类似一个多掷开关，有四路数据D 0～D 3 ，通过选择控制信号 A 1 、A （地 址码）从四路数据中选中某一路数据送至输出端Q。 1、双四选一数据选择器 74LS153 所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图4－1，功能如表4－1。 表4－1
图4－1 74LS153引脚功能 S1、S2为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～ 2D 3分别为两个4选1数据选择器的数据输入端；Q 1 、Q 2 为两个输出端。 1）当使能端S1（S2）＝1时，多路开关被禁止，无输出，Q＝0。 2）当使能端S1（S2）＝0时，多路开关正常工作，根据地址码A 1、A 的状态， 将相应的数据D 0～D 3 送到输出端Q。 如：A 1A ＝00 则选择D O 数据到输出端，即Q＝D 。 A 1A ＝01 则选择D 1 数据到输出端，即Q＝D 1 ，其余类推。 数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。 2、数据选择器的应用—实现逻辑函数 例：用4选1数据选择器74LS153实现函数：ABC C AB C B A BC A F+ + + = 函数F的功能如表（4－2）所示 表4－2 表4－3
数据选择器与数据分配器 本次重点内容： 1、数据选择器的电路原理与功能。 2、用数据选择器实现函数。 3、数字分配器的电路和功能 教学过程 3.3.1 数据选择器 在多路数据传输过程中，经常需要将其中一路信号挑选出来进行传输，这就需要用到数据选择器。 在数据选择器中，通常用地址输入信号来完成挑选数据的任务。如一个4选1的数据选择器，应有两个地址输入端，它共有22＝4种不同的组合，每一种组合可选择对应的一路输入数据输出。同理，对一个8选1的数据选择器，应有3个地址输入端。其余类推。 而多路数据分配器的功能正好和数据选择器的相反，它是根据地址码的不同，将一路数据分配到相应的一个输出端上输出。 根据地址码的要求，从多路输入信号中选择其中一路输出的电路，称为数据选择器。 其功能相当于一个受控波段开关。多路输入信号：N个。输出：1个。地址码：n 位。应满足2n≥N。 （一）、4选1数据选择器 1、逻辑电路：D3、D 2、D1、D0为数据输入端，A1、A0为地址信号输入端，Y为数据输出端，ST为使能端，又称选通端，输入低电平有效。 2、真值表：4选取1数据选择器的真值表。
3．由真值表可写出输出逻辑函数式 （二）8选1数据选择器 MSI 器件TTL 8：选1数据选择器CT74LS151 1．逻辑功能示意图：D 7、D 6、D 5、D 4、D 3、D 2、D 1、D 0为数据输入端，A 2、A 1、A 0为地址信号输入端。Y 和 为互补输出端，ST 为使能端，又称选通端，输入低电平有效。 2．数据选择器CT74LS151的真值表
3．输出逻辑函数： Y= (A2A1A0D0 +A2A1A0D1 +A2A1A0D2 +A2A1A0D3 +A2A1A0D4 +A2A1A0D5 +A2A1A0D6 + A2A1A0D7 )ST ?ST=1 , ??Y=0 , ??????????. ?ST=0 , ???????,?? Y= A2A1A0D0 +A2A1A0D1 +A2A1A0D2 +A2A1A0D3 +A2A1A0D4 +A2A1A0D5 +A2A1A0D6 + A2A1A0D7 （三）用数据选择器实现组合逻辑函数 实现原理：数据选择器是一个逻辑函数的最小项输出器：
实验五 3-8线译码器 一、实验目的 1、熟悉常用译码器的功能逻辑。 2、掌握复杂译码器的设计方法。 二、实验原理 1、总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。 2、3-8线译码器原理图如下图所示： 三、实验程序 实验参考代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DECODE IS PORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0); LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0); LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
); END DECODE; ARCHITECTURE ADO OF DECODE IS SIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN LEDW<="000"; PROCESS (DATA_IN) VARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN DIN:=DATA_IN; LEDOUT<=OUTA; DATA_OUT<=D_OUT; CASE DIN IS when "000" => OUTA<="00111111" ; --"0" when "001" => outa<="00000110" ; --"1" when "010" => outa<="01011011"; --"2" when "011" => outa<="01001111"; --"3" when "100" => outa<="01100110"; --"4" when "101" => outa<="01101101"; --"5" when "110" => outa<="01111101"; --"6" when "111" => outa<="00000111"; --"7" WHEN OTHERS => OUTA<="XXXXXXXX"; END CASE; CASE DIN IS WHEN "000" => D_OUT<="00000000"; WHEN "001" => D_OUT<="00000001"; WHEN "010" => D_OUT<="00000010"; WHEN "011" => D_OUT<="00000100"; WHEN "100" => D_OUT<="00001000"; WHEN "101" => D_OUT<="00010000"; WHEN "110" => D_OUT<="00100000"; WHEN "111" => D_OUT<="01000000"; WHEN OTHERS=> D_OUT<="XXXXXXXX"; END CASE; END PROCESS; END ADO; 四、实验步骤 1、打开Quartus II，选择“File”菜单下的“New Project Wizard”，建立Project 及顶层实体的名称为ADO，期间，选择的目标芯片为EP2C5Q208C8N； 2、选择“File”菜单下的“New”命令，在“New”窗口中选择“VHDL Files”，输入 程序，进行编译； 3、选择“File”菜单中的“New”项，在“New”窗口中选择“Other Files”中的“Vector Waveform File”项，打开空白的波形编辑器，输入所有的信号节点，给输入随机 赋值，保存，单击工具栏上的快捷方式，进行波形仿真； 4、打开“Assignments”菜单下的“Pins”命令，打开引脚锁定窗口，进行引脚锁定， 再次对VHDL Files进行编译； 5、连接EDA实验箱，将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角 的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边， 将JPLED1短路帽右插，JPLED的短路帽全部上插，请将JP103的短路帽全部插上。 6、在Quartus II的菜单“Tool”中选择“Programmer”，或直接单击工具栏上的快捷
实验二数据选择器及其应用 一、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。 图4－1 4选1数据选择器示意图图4－2 74LS151引脚排列 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。
二、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法； 2、学习用数据选择器构成组合逻辑电路的方法。 三、实验设备与器件 1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、74LS151(或CC4512) 74LS153(或CC4539) 四、实验内容 1、测试数据选择器74LS151的逻辑功能。 接图4－7接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，记录测试结果。 图4－7 74LS151逻辑功能测试
2、测试74LS153的逻辑功能。 测试方法及步骤同上，记录之。 逻辑功能见下表： 3、用8选1数据选择器74LS151设计三输入多数表决电路。 1）写出设计过程 有三个人进行表决，当其中任意两个人赞同时，输出为真，否则输出为假。真值表如下:
学生实验报告 系别电子工程学院课程名称数字电子技术实验 班级11通信1班实验名称数据选择器及其应用 姓名钟伟纯实验时间2012年11月15日 学号201141302114 指导教师张宗念 报告内容 一、实验目的和任务 1、掌握数据选择器的逻辑功能和使用方法。 2、学习用数据选择器构成组合逻辑电路的方法。 二、实验原理介绍 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的功能相当于一个多个输入的单刀多掷开关，其示意图如下： 图中有四路数据D0~D3，通过选择控制信号A1、A0（地址码）从四路数据中选中一路数据送至输出端Q。 1、八选一数据选择器74LS151 74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0~D7这8个数据源，具有两个互补输出端，同相输出端Y和反相输出端WN。其引脚图如下图11-2所示，功能表如下表11-1所示，功能表中‘H’表示逻辑高电平；‘L’表示逻辑低电平；‘×’表示逻辑高电平或低电平：
图11-2 74LS151的引脚图表表11-1 74LS151的功能表 2、双四选一数据选择器74LS153 74LS153数据选择器有两个完全独立的4选1数据选择器，每个数据选择器有4个数 据输入端I0~I3，2个地址输入端S0、S1，1个使能控制端E和一个输出端Z，它们的功能表如表11-2，引脚逻辑图如图11-3所示。其中，EA、EB使能控制端（1、15脚）分别为 A路和B路的选通信号，I0~I3为四个数据输入端，ZA（7脚）、ZB（9脚）分别为两路的输出端。S0、S1为地址信号，8脚为GND，16脚为V CC。 3、用74LS151组成16选1数据选择器 用低三位A2A1A0作每片74LS151的片内地址码, 用高位A3作两片74LS151的片选信号。当A3=0时，选中74LS151(1)工作, 74LS151(2)禁止；当A3=1时，选中74LS151(2)工作, 74LS151(1)禁止，如下图所示。
哈尔滨理工大学 软件学院 课程设计报告 课程数字IC设计（双语） 题目 3线-8线译码器 班级集成12—1 专业集成电路设计与集成系统学生张铭 学号 1214020130 指导教师陆学斌 2014年12月31日
目录 1、课程设计目的介绍……………………………………………… 2、课程设计题目介绍……………………………………………… 3、课程设计报告内容……………………………………………… 4、体会总结………………………………………………………… 5、参考书目…………………………………………………………
1.课程设计目的 训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。 2.课程设计题目 用与非门组成的3线-8线译码器 3.课程设计报告内容 3.1 设计要求 按题目要求的逻辑功能进行设计，电路各个组成部分须有设计说明； 必须采用网表输入法； 3.2 设计内容 拿到题目后首先进行电路设计。然后在微机上进行HSPICE网表输入、编译和软件仿真，满足设计要求。 3.3 查找有关书籍设计电路原理图 3.4 根据原理图编写网表
*74 HC138 .include 'd:\lib\180nm_bulk.l' .param Supply=1.8 .global Vdd Gnd .opt scale=0.1u Vdd Vdd Gnd 'Supply' .subckt nand ina inb inc ind out mpa out ina Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mpb out inb Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mpc out inc Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mpd out ind Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mna out ina x Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 mnb x inb y Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 mnc y inc z Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 mnd z ind Gnd Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 .ends .subckt nor ina inb inc out mpa out ina x Vdd PMOS l=2 w=12 ad=12 pd=12 as=60 ps=60 mpb x inb y Vdd PMOS l=2 w=12 ad=12 pd=12 as=60 ps=60 mpc y inc Vdd Vdd PMOS l=2 w=12 ad=12 pd=12 as=60 ps=60 mna out ina Gnd Gnd NMOS l=2 w=2 ad=2 pd=2 as=10 ps=10 mnb out inb Gnd Gnd NMOS l=2 w=2 ad=2 pd=2 as=10 ps=10 mnc out inc Gnd Gnd NMOS l=2 w=2 ad=2 pd=2 as=10 ps=10 .ends .subckt Inverter in out mpa out in Vdd Vdd PMOS l=2 w=4 ad=4 pd=4 as=20 ps=20 mpb out in Gnd Gnd NMOS l=2 w=2 ad=4 pd=4 as=10 ps=10 .ends x1 s1 s1b Inverter
3线-8线数据分配器 08电信2班成员：罗俊麦文清徐宇詹天文张广平 一．电路名称 3线-8线数据分配器 二．电路功能及I/O口介绍 数据分配器的功能是将一路输入数据从多个输出通道中选择一个通道输出。 输入信号是一路数据D和三个地址输入端A2、A1、A0；输出信号是八路数据Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7。数据可以是一位二进制数，也可以是多位二进制数。 四．程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DEMUX IS PORT( D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); A : IN STD_LOGIC_VECTOR(2 DOWNTO 0); Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7 : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); end DEMUX; ARCHITECTURE STR OF DEMUX IS BEGIN PROCESS(D,A) BEGIN
Y0 <= "00000000"; Y1 <= "00000000"; Y2 <= "00000000";Y3 <= "00000000";Y4 <= "00000000"; Y5 <= "00000000";Y6 <= "00000000";Y7 <= "00000000"; CASE A IS WHEN "000" => Y0 <= D; WHEN "001" => Y1 <= D; WHEN "010" => Y2 <= D; WHEN "011" => Y3 <= D; WHEN "100" => Y4 <= D; WHEN "101" => Y5 <= D; WHEN "110" => Y6 <= D; WHEN "111" => Y7 <= D; END CASE; END PROCESS; END STR; 五．仿真结果
实验三数据选择器 实验人员：班号：学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中和为芯片的公共地址输入端，和分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 按下图连接电路：
Figure 2 (2) 设某一导弹发射控制机构有两名司令员A 、B 和两名操作员C 、D ，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F 。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一 个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的、两个地址输入端和使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 00 01 11 10 00 AB CD
01 0 0 1 0 11 0 0 1 0 10 0 1 将D 降到数据输入端中。对应的卡诺图如下： 00 01 11 10 0 1 0 0 D 0 0 1 按上述卡诺图连接电路，用开关控制送给各输入高低电平。其中，“1”表示高电平，“0”表低电平，均由开关上下拨动来控制；A 、B 、C 、D 分别为题中的两个司令员的同意情况和两个操作员的操作情况；F 为导弹发射情况，将F 接到小灯上即可。电路如Figure 3所示（图中即，后面的图均为如此）： Figure 3 (3) 用74LS00与74LS153设计一位全加器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 C AB
实验五数据选择器及其应用 [实验目的] 1、掌握中规模集成数据选择器的逻辑功能及使用方法。 2、学习用数据选择器构成组合逻辑电路的方法。 [实验原理] 数据选择器又叫“多路开关”。数据选择器在地址码(或叫选择控制)电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4-5-1所示，图中有四路数据D0~D3，通过选择控制信号A1、A0(地址码)从四路数据中选中某一路数据送至输出端Q。 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 图4-5-1 4选1数据选择器示意图图4-5-2 74LS151引脚排列 表4-5-1 1、8选1数据选择器74LS151 74LS151为互补输出的8选1数据选择器，引脚排列如图4-5-2，功能如表4-5-1。 选择控制端(地址端)为A2~A0，按二进制译码，从8个输入数据D0~D7中，选择1个需要的数据送到输出端Q，S为使能端，低电平有效。 (1)使能端S——=1时，不论A2~A0状态如何，均无输出(Q=0，Q——=1)，多路开关被禁止。 (2)使能端S——=0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0~D7中
某一个通道的数据输送到输出端Q 。 如：A 2A 1A 0=000，则选择D 0数据到输出端，即Q=0。 如：A 2A 1A 0=001，则选择D 1数据到输出端，即Q=D 1，其余类推。 2、双四选一数据选择器74LS153 所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。74LS153的引脚排列如图4-5-3，功能如表4-5-2。 表4-5-2 图4-5-3 74LS153引脚功能 1S —— 、2S —— 为两个独立的使能端，A 1、A 0为公用的地址输入端；1D 0~1D 3和2D 0~2D 3 分别为两个4选1数据选择器的数据输入端；Q 1、Q 2为两个输出端。 (1)当使能端1S —— (2S —— )=1时，多路开关被禁止，无输出，Q=0. (2)当使能端1S —— (2S —— )=0时，多路开关正常工作，根据地址码A 1、A 0的状态，将相应的数据D 0~D 3送到输出端Q 。 如：A 1A 0=00，则选择D 0数据到输出端，即Q=D 0。 A 1A 0=01，则选择D 1数据到输出端，即Q=D 1，其余类推。 数据选择器的用途很多，例如多通道传输、数码比较、并行码变串行码以及实现逻辑函数等。 3、数据选择器的应用-实现逻辑函数 例1：用8选1数据选择器74LS151实现函数F=AB — +A — B (1)列出函数F 的功能表如表4-5-4所示。 (2)将A 、B 加到地址端A 1、A 0，而A 2接地，由表4-5-3可见，将D 1、D 2接“1”及D 0、D 3接地，其余数据输入端D 4~D 7都接地，则8选1数据选择器的输出Q ，便实现了函数 F=AB — +A — B 接线图如图4-5-4所示。 表4-5-3 图4-5-4 8选1数据选择器实现F=AB — +A — B 的接线图 显然，当函数输入变量数小于数据选择器的地址端(A)时，应将不用的地址端及不用的数据输入端(D)都接地。 例2：用双4选1数据选择器74LS153实现函数F= A — BC + AB — C +ABC — +ABC 函数F 的功能如表4-5-4所示。
实验四数据选择器及其应用 以下是为大家整理的实验四数据选择器及其应用的相关范文，本文关键词为实验,数据,选择器,及其,应用,实验,数据,选择器,及其,应，您可以从右上方搜索框检索更多相关文章，如果您觉得有用，请继续关注我们并推荐给您的好友，您可以在教育文库中查看更多范文。 实验四数据选择器及其应用 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法
二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。 图4－14选1数据选择器示意图图4－274Ls151引脚排列 表4－1输入s输出A0×01010101Q0D0D1D2D3D4D5D6D7QA2×00001111A1×00110011100 0000001D0D1D2D3D4D5D6D7数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、 16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 1、八选一数据选择器74Ls151 74Ls151为互补输出的8选1数据选择器，引脚排列如图4－2，功能如表4－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q，s为使能端，低电平有效。 1）使能端s＝1时，不论A2～A0状态如何，均无输出（Q＝0，Q＝1），多路开关被禁止。