Digital Integrated Circuits – A Design Perspective 2/e
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikoli?
Chapter 11 and 6
Design Project: 32-bit Arithmetic Logic Unit (Phase 1)
1.Designing a 32-bit atithmetic-logic unit – Background
Arithmetic-logic units are the heart of any microprocessor. This semester, we will design the critical part of a 32-bit ALU.
1.1.High level structure
The high-level block diagram of a high-performance ALU is shown in Figure 1.
ALU’s have four major parts:
?Arithmetic block: This block is used to perform arithmetic operations such as addition, subtraction and comparison. The core of the arithmetic block is an adder. In the
architecture presented in Figure 1, the adder uses carry look-ahead and sum-select techniques (the blocks labeled CARRYGEN, SUMGEN and SUMSEL).
?Logic block: This block is used to perform simple bitwise logic operations such as AND (masking), OR and XOR (the block labeled LU in Figure 1)
?Multiplexers: These blocks are used to select the appropriate inputs for the arithmetic and logic blocks. Usually more than two buses arrive at the inputs of the ALU (9 buses in
Figure 1, selected by 9:1 MUX’s). Sometimes these multiplexers are used to perform
some simple logic operations. The 5:1 MUX is a programmable shifter: its inputs contain
shifted versions of the 9:1 MUX output. The 2:1 MUX can be programmed to invert one
of the operands (this can be used to execute a subtraction using just an adder).
?Registers: these blocks are used to store the operands and the results. Usually, these registers are not part of the microprocessor’s register file (though not always the case).
Note that there is a bus looping from the output back to the input of the ALU, allowing it to
use the newly computed results as operands in the next cycle. This is usually a very long wire
(1.6mm in this case) and therefore puts a significant load on the previous stages.
2.Implementation and Constraints
The goal of this project is to design the carry-lookahead adder for an ALU to be used in a high-performance or mobile microprocessor with a particular set of optimization criteria. The project will be completed in TWO phases. In the first phase of the project, you will choose a circuit style, design the logic, and lay out basic cells for a 32-bit adder. You will also have to do some pencil-and-paper optimization in order to meet the stated design goals and constraints. The complete adder will be assembled and simulated in PHASE 2.
Physical and electrical specifications and constraints:
2.1. TECHNOLOGY: The design is to be implemented in a 0.25 μm CMOS process with 4 metal layers. The SPICE technology is in the g25.mod file.
2.2. POWER SUPPLY: You are free to choose any supply voltage and logic swing up to 2.5 V. Make sure that you use the appropriate model when you perform any hand analysis.
2.3. PERFORMANCE METRIC: The propagation delay for static CMOS design is defined as the time interval between the 50% transition point of the inputs and the 50% point of the worst-case output signal. Make sure you pick the worst-case condition and state EXPLICITLY in your report what that condition is. For dynamic designs, the propagation delay is defined in this case as the delays of the evaluate phase ONLY (at least in this phase of the project)!
2.4. AREA: The area is defined as the smallest rectangular box that can be drawn around the design. Since the ALU must interface with the cache, all of the row-matched inputs must be accessible from the left side of the design, in row-address order. In the first phase of the project, you should make area estimations based on the total transistor width and the wiring complexity. An expression for prediction of the area will be provided on the web page.
2.5. Each bit slice in the adder should accommodate 9 metal-5 busses and is 144λ (36 metal pitch) wide. Other circuits in the datapath set this constraint.
2.5. NAMING CONVENTIONS: The input operands of the adder are named A<31:0> and
B<31:0>. The output is SUM<32:0>, where SUM<32> is the carry out bit.
2.6. REGISTERS: In this phase of the design, you do not need registers. The data flow from input to output should be combinational logic.
2.7. CLOCKS: There should be no global clock since the design is combinational. If you choose to use dynamic logic, you are permitted a precharge/evaluate clock, but the result must become available after ONE evaluate phase (no pipelined logic). Remember that the load capacitance of the clock should be included in the energy analysis.
2.8. V OH, V OL, NOISE MARGINS: You are free to choose your logic swing. The noise margins should be at least 10% of the voltage swing. Test this by computing the VTC between one of the inputs and the output signals (with the other outputs set to the appropriate values) for a static
design. For a dynamic circuit, apply an input signal with a 10% noise value added to the input and observe the outputs.
2.9. RISE AND FALL TIMES: All input signals have rise and fall times of 50 ps. The rise and fall times of the output signals (10% to 90%) should not exceed 200ps.
2.10. LOAD CAPACITANCE: Your adder is driving a 1.6mm long bus with 9 loads evenly distributed. Each capacitive load is equal to the adder input capacitance. Each wire in the bus is 4λ wide with 4λ spacing in M5.
2.11. INPUT CAPACITANCE: Each input of the adder should not load the previous stage with more than 50fF (less is OK).
The goal is to minimize the delay, power and area of the design. Your delay should not exceed 12 fanout-of-4 (FO4) inverter delays.
In the first phase, you should make the following decisions:
?Circuit family (complementary static CMOS, pass-transistor, dynamic).
?Type of carry-lookahead tree to be used.
Remember that your decisions on the logic level significantly affect the final delay, area and power. You should discuss your designs with the TAs.
In this first phase, your design will consist of:
?Pencil-and-paper design of the adder.
?Identification of the critical path in the adder.
?Hand optimization of the delay.
?Schematics and layouts of all different cells that will be used.
?Estimation of delay, area and power of your design, by simulating individual cells with proper loading.
3.Simulation
Analyze the circuit by using either SPICE or IRSIM to simulate the design and prove that it functions correctly. You will need to determine the input pattern that causes the worst-case propagation delay or energy consumption by analyzing your circuit schematic.
4.Report
The quality of your report is as important as the quality of your design. One must sell the design by justifying all design decisions. Be sure to provide all relevant information and eliminate unnecessary material. Organization, conciseness, and completeness are of paramount importance. Do not repeat information we already know. Use the templates provided on the web page (Word and PDF formats). E-mail an electronic version of your report as a Word or PDF file. Make sure to fill in the cover-page and use the correct units. A report must be submitted at the end of each phase of the project.
Your report should discuss your overall design philosophy and the important design decisions made at the logic and circuit level. Discuss why your approach increases the operating speed or helps to reduce energy or area, while meeting the performance specifications. Provide estimates
of your results and describe how you arrived at them. Describe the sizing methodology used in your design. Include schematics and highlight important elements and the critical paths.
The total report should not contain more than four pages. You are not allowed to add any other sheets.
The organization of the report should be based on the following outline:
Cover page: Names, project title, decisions about logic family and the carry path, performance estimates.
Page 1: Executive summary, overall design decisions: circuit style, drawing of the carry-lookahead tree, critical path, sizing, remarks, and motivations
Page 2-3: Schematics and layouts of all circuit cells. Simulation results for power and area. Remember, a good report is like a good layout: it should perform its function (convey information) in the smallest possible area with the least delay and energy (to the reader) possible. The quality of the report is an important (major) part of the grade!
Design of an 32-bit Arithmetic Logic Unit – Phase II
1. Physical design of a 32-bit adder
In the second phase of the project, you must realize the physical design of the complete 32-bit adder you proposed in phase 1. You should complete the schematic in SUE, and lay out the design using MAX, the layout editor you have become intimately familiar with throughout this semester, using the cells designed in the first phase.
Your schematic and layout should be well organized, and easy to understand. Your layout must be free of design rule errors, and must include wells and sufficient contacts to the wells. Note that the latest version of MAX provides the easy generation of contacts, via’s, and wells through the via p-cell normally located in the right sub-window of the layout editor.
As with any layout assignment, you will quickly discover that drawing a layout is much simpler if you plan things out ahead of time. It is much easier to have a general layout strategy than to just blindly draw objects on the screen. For example, it is important to plan out how you will distribute the supply and ground rails in your design. As discussed in phase 1, we suggest that you draw them horizontally in metal 1. A design that is very regular can easily be tiled and reused, saving you a lot of time.
Plan ahead: develop a top-level plan of your design. Try to determine optimal routing and placement of wires. Use common sense in laying out your circuit and remember that long transistors must be built properly. Plan your cells accordingly. You can modify them slightly from phase 1 if they don’t fit your top-level floorplan.
Use the same specifications for the height of the bit-slice as you had in phase 1. Arrange the bit slices accordingly, and connect the power and ground. Make your wiring plan: in which metal layers are you going to route long carries? Use metal layers 1-4 for all routing, metal 5 should be used only for routing the bus on the top level. Make sure that you properly strap the supply rails, and that you distribute the clocks if you are using dynamic logic.
2. Updating Results
Most likely, mapping your design into a physical implementation will cause some significant changes in the energy and delay of your circuit. However, the functional operation shouldn’t change! You must ensure that your layout and schematic are functionally equivalent by performing LVS (layout-versus-schematic) check. You must therefore perform both a full functional and performance analysis on your extracted layout.
The goal of this phase of the project is to compare the results before and after physical design, not to improve on the design goals. Explain any major deviations from your results in Phase I. Try not to make any significant changes (i.e. adder architecture, etc.) to your original design of Phase I. You may make minor modifications to the circuit that do not change the underlying foundation of your design. If you find it absolutely necessary to alter a major part of your circuit (because of non-functionality or unacceptable results), a full motivation should be provided in the report.
3. Simulation
You should simulate the netlist extracted from your layout, with signals and loading specified as in phase 1. You will report the delay, area and power of your extracted design and compare them to your estimates from phase 1.
4. Report
Your report for this phase of the project serves to accomplish two things:
1) You should discuss the overall layout strategy and how it is related to your original design goals.
2) Compare your results in this phase to those that you obtained in the first phase of the project, including any changes you made to the design.
The total report should not contain more than two pages. You are NOT allowed to add any other sheets, except for important plots. Use the following guidelines to govern your report content and length:
?Page 1: Summary of the performance of your design, estimates from phase 1 and extracted data from phase 2.
?Page 2: Executive summary, overall design decisions, floorplan, remarks, and motivations. ?Page 3: Layout of your adder, with labeled terminals.
Also, you should prepare the poster containing 9 slides to present to the class.
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
集成电路设计产业平台项目简介 集成电路设计产业平台项目简介 一、项目申报单位基本情况 **海恒投资控股集团公司作为国家级**经济技术开发区国有资产授权运营管理机构，截至目前总资产达130亿元。旗下拥有海恒股份、公用事业公司、丹霞地产、项目管理公司、明珠物业、香怡物业、索菲特明珠国际大酒店、迎宾馆、国际会展中心、康拜、西伟德、徽园、金源热电、金晶水务等近三十家全资、控股及参股公司，主要经营业务涉及房地产开发、基础设施建设、社区建设、酒店业、会展服务、物业管理、金融产业、旅游产业、环保产业、能源供应等多个领域。海恒集团立足开发区、服务开发区，发展开发区，现已成为开发区企业管理的平台、资本运作的平台、资金融通的平台和入区项目服务平台。 二、项目建设必要性和意义 在集成电路（IC）产业链中，集成电路制造是基础，而集成电路设计是龙头。IC设计是将系统、逻辑与性能的设计要求转化为具体的物理版图的过程，也是一个把产品从抽象的过程一步步具体化、直至最终物理实现的过程。 **是电子信息产业大省，但设计研发力量薄弱。设计研发是集成电路整体产业链条中的关键环节，高风险、高投入、高技术、高产值。其平台建设耗资巨大，一般企业无法自己承担，又缺乏高水平的公共研发平台，很多企业只好跑到**、**等地具备条件的软件园去搞
研发，或是干脆将这一核心业务外包给别的企业。这使得我省集成电路产业大而不强，进一步发展受到局限。 作为全国第三大家电制造基地，目前**市电冰箱、洗衣机占全国产量的20%以上，是全国家电产品种类、品牌集中度最高的地区之一。拥有自主知识产权的集成电路产品是提升整机企业核心竞争力的关键，随着系统级芯片的发展，IC设计研发生产将成为整机企业生存的一个最重要的支点。同时，**省汽车工业规模强劲增长，在全国汽车产业格局中占据着重要的位置。在产业集群化发展趋势的带动下，未来汽车电子产业基地即将形成，从而将有力带动对上游集成电路产品的需求增长。日益旺盛的市场需求将促使我省集成电路设计产业迅速发展。 平台遵循“政府主导、高端引领、公共服务、开放共享”的原则，面向全省转方式调结构、推进集成电路产业发展以及高端设计团队的需求，着眼集成电路领域前沿技术，高起点、高标准规划建设。在软件方面，配备当今最先进EDA设计软件，可以完成数字电路、模拟电路、数模混合等多个设计流程，既满足千万门级的设计需求，同时也可以完成十万门级以下的设计。在硬件方面，配备也非常先进。同时，还将配备业界主流产品的大学计划软件，帮助IC设计人员和在校学生快速提高设计能力和技术水平。 平台的建成，将有效降低IC设计企业的初创成本和经营风险，为集成电路创新团队提供公共设计平台、设计咨询、流程方法学、版图设计、MPW等专业化服务，同时在风险投资、市场开发、项目管理和人才培训等方面提供支持。今后，**IC平台将在技术支撑、人才培训、企业孵化、招商引资、产业聚集等方面开始发挥越来越重要的作用，
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
集成电路项目 可行性报告 规划设计/投资分析/产业运营
集成电路项目可行性报告 集成电路芯片用途广泛，产品应用渉及工业控制、汽车电子、网络设备、消费类电子、移动通信、智能家电等众多领域。广阔的应用领域及相 关应用终端的繁荣是芯片产业稳步上升的有力支撑。同时，以移动互联网、三网融合、物联网、云计算、智能电网、新能源、节能照明等为代表的战 略性新兴产业快速发展，成为继计算机、网络通信、消费类电子之后推进 集成电路产业发展的新动力。中国内需市场在未来几年将进一步扩大，各 种电子终端设备对智能化、节能化的要求不断提高，这将加速电子产品的 更新换代，进而推动集成电路行业的发展。 该集成电路项目计划总投资15344.44万元，其中：固定资产投资11100.90万元，占项目总投资的72.34%；流动资金4243.54万元，占项目 总投资的27.66%。 达产年营业收入28516.00万元，总成本费用22151.08万元，税金及 附加276.00万元，利润总额6364.92万元，利税总额7518.84万元，税后 净利润4773.69万元，达产年纳税总额2745.15万元；达产年投资利润率41.48%，投资利税率49.00%，投资回报率31.11%，全部投资回收期4.71年，提供就业职位460个。
坚持应用先进技术的原则。根据项目承办单位和项目建设地的实际情况，合理制定项目产品方案及工艺路线，在项目产品生产技术设计上充分 体现设备的技术先进性、操作安全性。采用先进适用的项目产品生产工艺 技术，努力提高项目产品生产装置自动化控制水平，以经济效益为中心， 在采用先进工艺和高效设备的同时，做好项目投资费用的控制工作，以求 实科学的态度进行细致的论证和比较，为投资决策提供可靠的依据。努力 提高项目承办单位的整体技术水平和装备水平，增强企业的整体经济实力，使企业完全进入可持续发展的境地。 ......
芯片设计和生产流程 大家都是电子行业的人，对芯片，对各种封装都了解不少，但是你 知道一个芯片是怎样设计出来的么？你又知道设计出来的芯片是 怎么生产出来的么？看完这篇文章你就有大概的了解。 复杂繁琐的芯片设计流程 芯片制造的过程就如同用乐高盖房子一样，先有晶圆作为地基，再层层往上叠的芯片制造流程后，就可产出必要的IC芯片（这些会在后面介绍）。然而，没有设计图，拥有再强制造能力都没有用，因此，建筑师的角色相当重要。但是IC设计中的建筑师究竟是谁呢？本文接下来要针对IC设计做介绍。 在IC生产流程中，IC多由专业IC设计公司进行规划、设计，像是联发科、高通、Intel等知名大厂，都自行设计各自的IC芯片，提供不同规格、效能的芯片给下游厂商选择。因为IC是由各厂自行设计，所以IC设计十分仰赖工程师的技术，工程师的素质影响着一间企业的价值。然而，工程师们在设计一颗IC芯片时，究竟有那些步骤？设计流程可以简单分成如下。
设计第一步，订定目标 在IC设计中，最重要的步骤就是规格制定。这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑法规需要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。IC设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。 规格制定的第一步便是确定IC的目的、效能为何，对大方向做设定。接着是察看有哪些协定要符合，像无线网卡的芯片就需要符合IEEE802.11等规範， 不然，这芯片将无法和市面上的产品相容，使它无法和其他设备连线。最后则是
确立这颗IC的实作方法，将不同功能分配成不同的单元，并确立不同单元间连结的方法，如此便完成规格的制定。 设计完规格后，接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画，将整体轮廓描绘出来，方便后续制图。在IC芯片中，便是使用硬体描述语言（HDL）将电路描写出来。常使用的HDL有Verilog、VHDL等，藉由程式码便可轻易地将一颗IC地功能表达出来。接着就是检查程式功能的正确性并持续修改，直到它满足期望的功能为止。 ▲32bits加法器的Verilog范例。 有了电脑，事情都变得容易 有了完整规画后，接下来便是画出平面的设计蓝图。在IC设计中，逻辑合成这个步骤便是将确定无误的HDL code，放入电子设计自动化工具（EDA tool），让电脑将HDL code转换成逻辑电路，产生如下的电路图。之后，反
集成电路产品项目规划设计方案 投资分析/实施方案
摘要 据国家统计局统计，2017年，中国集成电路市场延续增长态势，产量 达到1565亿块，同比增长18%，2008-2017年年均复合增长率CAGR达16%。2017年我国集成电路进口量近3770亿块，同比增长10%，约为同年我国集 成电路产量的2.4倍，由此可见自给率仍低。目前我国集成电路行业的主 要矛盾主要是高速增长的需求与自身供给能力不足的矛盾。 该集成电路产品项目计划总投资11773.89万元，其中：固定资产 投资9306.62万元，占项目总投资的79.04%；流动资金2467.27万元，占项目总投资的20.96%。 本期项目达产年营业收入22246.00万元，总成本费用17175.94 万元，税金及附加208.99万元，利润总额5070.06万元，利税总额5978.37万元，税后净利润3802.55万元，达产年纳税总额2175.83万元；达产年投资利润率43.06%，投资利税率50.78%，投资回报率 32.30%，全部投资回收期4.60年，提供就业职位399个。
集成电路产品项目规划设计方案目录 第一章项目概论 一、项目名称及建设性质 二、项目承办单位 三、战略合作单位 四、项目提出的理由 五、项目选址及用地综述 六、土建工程建设指标 七、设备购置 八、产品规划方案 九、原材料供应 十、项目能耗分析 十一、环境保护 十二、项目建设符合性 十三、项目进度规划 十四、投资估算及经济效益分析 十五、报告说明 十六、项目评价 十七、主要经济指标
第二章建设背景 一、项目承办单位背景分析 二、产业政策及发展规划 三、鼓励中小企业发展 四、宏观经济形势分析 五、区域经济发展概况 六、项目必要性分析 第三章建设内容 一、产品规划 二、建设规模 第四章选址可行性研究 一、项目选址原则 二、项目选址 三、建设条件分析 四、用地控制指标 五、用地总体要求 六、节约用地措施 七、总图布置方案 八、运输组成 九、选址综合评价
集成电路设计方法的发展历史 、发展现状、及未来主流设 计方法报告 集成电路是一种微型电子器件或部件，为杰克·基尔比发明，它采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。 一、集成电路的发展历史： 1947年：贝尔实验室肖克莱等人发明了晶体管，这是微电子技术发展中第一个里程碑； 1950年：结型晶体管诞生； 1950年： R Ohl和肖特莱发明了离子注入工艺； 1951
年：场效应晶体管发明； 1956年：C S Fuller发明了扩散工艺； 1958年：仙童公司Robert Noyce与德仪公司基尔比间隔数月分别发明了集成电路，开创了世界微电子学的历史； 1960年：H H Loor和E Castellani发明了光刻工艺；1962年：美国RCA公司研制出MOS场效应晶体管； 1963年：和首次提出CMOS技术，今天，95%以上的集成电路芯片都是基于CMOS工艺； 1964年：Intel摩尔提出摩尔定律，预测晶体管集成度将会每18个月增加1倍； 1966年：美国RCA公司研制出CMOS集成电路，并研制出第一块门阵列； 1967年：应用材料公司成立，现已成为全球最大的半导体设备制造公司； 1971年：Intel推出1kb动态随机存储器，标志着大规模集成电路出现； 1971年：全球第一个微处理器4004Intel公司推出，采用的是MOS工艺，这是一个里程碑式的发明； 1974年：RCA公司推出第一个CMOS微处理器1802； 1976年：16kb DRAM和4kb SRAM问世； 1978年：64kb动态随机存储器诞生，不足平方厘米的硅片上集成了14万个晶体管，标志着超大规模集成电路时
实验一 EDA软件实验 一、实验目的： 1、掌握Xilinx ISE 9.2的VHDL输入方法、原理图文件输入和元件库的调用方法。 2、掌握Xilinx ISE 9.2软件元件的生成方法和调用方法、编译、功能仿真和时序仿真。 3、掌握Xilinx ISE 9.2原理图设计、管脚分配、综合与实现、数据流下载方法。 二、实验器材： 计算机、Quartus II软件或xilinx ISE 三、实验内容： 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电 路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验步骤： 1、三线八线译码器（LS 74138）VHDL电路设计 (1)三线八线译码器（LS74138）的VHDL源程序的输入 打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（LS74138）建立设计项目。项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan1”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。 图1 点击【下一步】，弹出【Select the Device and Design Flow for the Project】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
第一章 1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？ 晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE定律 2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。 环境：IC产业生产能力剩余，人们需要更多的功能芯片设计 3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？ MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。意义：降低成本。 4．集成电路设计需要哪四个方面的知识？ 系统，电路，工具，工艺方面的知识 第二章 1．为什么硅材料在集成电路技术中起着举足轻重的作用? 原材料来源丰富，技术成熟，硅基产品价格低廉 2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？ 接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触 4．说出多晶硅在CMOS工艺中的作用。P13 5．列出你知道的异质半导体材料系统。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点? SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低 7. 肖特基接触和欧姆型接触各有什么特点？ 肖特基接触：阻挡层具有类似PN结的伏安特性。欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。 8. 简述双极型晶体管和MOS晶体管的工作原理。P19,21 第三章 1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法:液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。电子
集成电路设计方法--复习提纲 2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积 设计规则约束：最大扇出，最大电容 39.静态时序分析路径的定义 静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。 40.什么叫原码、反码、补码？ 原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反 补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 —— 2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24. 乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理 43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟
网络： 优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。 2. 网格型的时钟网络 优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。 3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。 总线的传输机制？ 1. 早期：脉冲式机制和握手式机制。 脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。 握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。 2. 随着CPU频率的提高，总线引入了wait的概念 如果slave能在t时间内返回数据，那么这时候不能把wait信号拉高，如果slave不能在t时间内返回数据，那么必须在t时间内将wait信号拉高，直到slave将可以返回
半导体集成电路项目规划设计方案 规划设计/投资分析/实施方案
摘要 该半导体集成电路项目计划总投资21252.85万元，其中：固定资产投资16297.49万元，占项目总投资的76.68%；流动资金4955.36万元，占项目总投资的23.32%。 达产年营业收入42842.00万元，总成本费用34173.50万元，税金及附加364.82万元，利润总额8668.50万元，利税总额10228.98万元，税后净利润6501.38万元，达产年纳税总额3727.61万元；达产年投资利润率40.79%，投资利税率48.13%，投资回报率30.59%，全部投资回收期 4.77年，提供就业职位978个。 报告根据项目实际情况，提出项目组织、建设管理、竣工验收、经营管理等初步方案；结合项目特点提出合理的总体及分年度实施进度计划。 在国家政策大力支持下，我国集成电路市场保持高速增长，根据中国半导体行业协会统计，自2009年至2018年，我国集成电路销售规模从 1,109亿元增长至6,532亿元，期间的年均复合增长率达到21.78%。2018年，受第四季度全球半导体市场下滑影响，中国集成电路产业2018年全年增速有所放缓，同比增长20.7%，其中，设计业同比增长21.5%；制造业同比增长25.6%；封装测试业同比增长16.1%。 报告主要内容：概况、建设背景及必要性、市场调研预测、投资建设方案、项目选址、建设方案设计、工艺分析、项目环境保护和绿色生产分
析、安全生产经营、风险应对评估、节能评价、项目进度说明、投资可行性分析、经济效益分析、项目综合评估等。
半导体集成电路项目规划设计方案目录 第一章概况 第二章建设背景及必要性 第三章投资建设方案 第四章项目选址 第五章建设方案设计 第六章工艺分析 第七章项目环境保护和绿色生产分析第八章安全生产经营 第九章风险应对评估 第十章节能评价 第十一章项目进度说明 第十二章投资可行性分析 第十三章经济效益分析 第十四章项目招投标方案 第十五章项目综合评估
集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University 集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University 正向设计与反向设计 State Key Lab of ASIC & Systems, Fudan University 自顶向下和自底向上设计 State Key Lab of ASIC & Systems, Fudan University Top-Down设计 –Top-Down流程在EDA工具支持下逐步成为 IC主要的设计方法 –从确定电路系统的性能指标开始，自系 统级、寄存器传输级、逻辑级直到物理 级逐级细化并逐级验证其功能和性能 State Key Lab of ASIC & Systems, Fudan University Top-Down设计关键技术 . 需要开发系统级模型及建立模型库，这些行 为模型与实现工艺无关，仅用于系统级和RTL 级模拟。 . 系统级功能验证技术。验证系统功能时不必 考虑电路的实现结构和实现方法，这是对付 设计复杂性日益增加的重要技术，目前系统 级DSP模拟商品化软件有Comdisco，Cossap等， 它们的通讯库、滤波器库等都是系统级模型 库成功的例子。 . 逻辑综合--是行为设计自动转换到逻辑结构 设计的重要步骤 State Key Lab of ASIC & Systems, Fudan University
A/D转换器的设计 一．实验目的： （1）设计一个简单的LDO稳压电路 （2）掌握Cadence ic平台下进行ASIC设计的步骤； （3）了解专用集成电路及其发展，掌握其设计流程； 二．A/D转换器的原理： A/D转换器是用来通过一定的电路将模拟量转变为数字量。 模拟量可以是电压、电流等电信号，也可以是压力、温度、湿度、位移、声音等非电信号。但在A/D转换前，输入到A/D转换器的输入信号必须经各种传感器把各种物理量转换成电压信号。符号框图如下： 数字输出量 常用的几种A/D器为; (1):逐次比较型 逐次比较型AD由一个比较器和DA转换器通过逐次比较逻辑构成，从MSB 开始，顺序地对每一位将输入电压与内置DA转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率（<12位）时价格便宜，但高精度（>12位）时价格很高。 (2): 积分型 积分型AD工作原理是将输入电压转换成时间(脉冲宽度信号)或频率(脉冲频率)，然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率，但缺点是由于转换精度依赖于积分时间，因此转换速率极低。初期的单片AD转换器大多采用积分型，现在逐次比较型已逐步成为主流。 (3):并行比较型/串并行比较型
并行比较型AD采用多个比较器，仅作一次比较而实行转换，又称FLash(快速)型。由于转换速率极高，n位的转换需要2n-1个比较器，因此电路规模也极大，价格也高，只适用于视频AD转换器等速度特别高的领域。 串并行比较型AD结构上介于并行型和逐次比较型之间，最典型的是由2个n/2位的并行型AD转换器配合DA转换器组成，用两次比较实行转换，所以称为Half flash(半快速)型。还有分成三步或多步实现AD转换的叫做分级型AD，而从转换时序角度又可称为流水线型AD，现代的分级型AD中还加入了对多次转换结果作数字运算而修正特性等功能。这类AD速度比逐次比较型高，电路规模比并行型小。 一．A/D转换器的技术指标: (1）分辨率,指数字量的变化，一个最小量时模拟信号的变化量，定义为满刻度与2^n的比值。分辨率又称精度，通常以数字信号的位数来表示。 (2）转换速率,是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级，属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位ksps 和Msps，表示每秒采样千/百万次。 (3）量化误差，由于AD的有限分辩率而引起的误差，即有限分辩率AD的阶梯状转移特性曲线与无限分辩率AD（理想AD）的转移特性曲线（直线）之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量，表示为1LSB、1/2LSB。（4）偏移误差，输入信号为零时输出信号不为零的值，可外接电位器调至最小。（5）满刻度误差，满度输出时对应的输入信号与理想输入信号值之差。 （6）线性度，实际转换器的转移函数与理想直线的最大偏移，不包括以上三种误差。 三、实验步骤 此次实验的A/D转换器用的为逐次比较型，原理图如下：
集成电路(IC)项目建设方案及规划设计 一、项目基本情况 （一）项目建设背景 （二）项目概况 项目名称：集成电路(IC)生产建设项目。 承办单位名称：吕梁某某有限公司。 （三）项目选址方案 本期工程项目计划在吕梁某某经济开发区建设，项目拟定建设区域属于工业项目建设占地规划区，建设区总用地面积52399.52平方米（折合约78.56亩），净用地面积52399.52平方米（红线范围折合约78.56亩），项目建设遵循“合理和集约用地”的原则，按照集成电路(IC)行业生产规范和要求进行科学设计、合理布局，符合集成电路(IC)制造和经营的规划建设要求。 （四）项目用地控制指标 该工程规划建筑系数61.51%，建筑容积率1.56，建设区域绿化覆盖率6.59%，固定资产投资强度240.30万元/亩，建设场区土地综合利用率100.00%；根据测算，本期工程项目建设完全符合《工业项目建设用地控
制指标》（国土资发【2008】24号）文件规定的具体要求。 本期工程项目净用地面积52399.52平方米，建筑物基底占地面积32230.94平方米，总建筑面积81743.25平方米，其中：规划建设主体工程65013.58平方米，项目规划绿化面积5390.64平方米，土地综合利用面积52399.52平方米。 （五）项目节能分析 “集成电路(IC)项目”在设计过程中，对生产工艺、电气设备、建筑等方面采取有效节能措施，年用电量547755.91千瓦时，年总用水量32292.30立方米，项目年综合总耗能量（当量值）70.08吨标准煤/年。根据测算，与其他备选生产工艺技术相比，达纲年综合节能量28.62吨标准煤/年，项目总节能率20.49%，因此，该项目属于能源利用效果较好的项目。 （六）绿色生产 （七）项目总投资及资金构成 按照《投资项目可行性研究指南》的要求，本期工程项目总投资包括固定资产投资和流动资金两部分，根据谨慎财务测算，本期工程项目预计总投资26929.60万元，其中：固定资产投资(固定资产投资)万元，占项目总投资的70.10%；流动资金8051.63万元，占项目总投资的29.90%。 （八）经济效益分析 1、项目达纲年预期营业收入（SP）：60848.00万元（含税）。
中国集成电路设计行业概况研究-行业概述 （一）行业概述 1、集成电路设计行业概况 集成电路系采用特种电路设计及加工工艺，集成于半导体晶片上的微型电子电路产品。集成电路相比传统的分立电路，通过降低体积减小材料耗用量，大幅降低了制造成本，同时，其微小的体积及元件的紧密排布提高了信息的切换速度并降低了能耗，使得集成电路比分立电路在成本及效率上均有较大的优势。自1958 年第一块集成电路于德州仪器问世以来，集成电路产品发展迅速，广泛用于各种电子产品，成为信息时代中不可或缺的部分。 伴随现代信息技术产业的快速发展，集成电路产业作为现代信息技术产业的基础和核心，已成为关系国民经济和社会发展全局的基础性、先导性和战略性产业，在推动国家经济发展、社会进步、提高人们生活水平以及保障国家安全等方面发挥着广泛而重要的作用，是当前国际竞争的焦点和衡量一个国家或地区现代化程度以及综合国力的重要标志之一。随着国内经济不断发展以及国家对集成电路行业的大力支持，中国集成电路产业快速发展，产业规模迅速扩大，技术水平显著提升，有力推动了国家信息化建设。 完整的集成电路产业链包括设计、芯片制造、封装测试等环节，各环节具有各自独特的技术体系及特点，已分别发展成独立、成熟的子行业。
其中，集成电路设计系根据终端市场的需求设计开发各类芯片产品，集成电路设计水平的高低决定了芯片的功能、性能及成本； 集成电路制造通过版图文件生产掩膜，并通过光刻、掺杂、溅射、刻蚀等过程，将掩膜上的电路图形复制到晶圆基片上，从而在晶圆基片上形成电路； 集成电路封装测试包括封装和测试两个环节，封装是保护芯片免受物理、化学等环境因素造成的损伤，增强芯片的散热性能，实现电气连接，确保电路正常工作；测试主要是对芯片产品的功能、性能测试等，将功能、性能不符合要求的产品筛选出来。 2、集成电路行业产品分类 集成电路产品依其功能，主要可分为模拟芯片（Analog IC）、存储器芯片（Memory IC）、微处理器芯片（Micro IC）、逻辑芯片（Logic IC）。 模拟芯片是处理连续性的光、声音、速度、温度等自然模拟信号，按技术类型可分为只处理模拟信号的线性芯片和同时处理模拟与数字信号的混合芯片；按应用分类可分为标准型模拟芯片和特殊应用型模拟芯片。标准型模拟芯片包括放大器、信号界面、数据转换、比较器等产品。特殊应用型模拟芯片主要应用于通
集成电路的设计方法探讨 摘要：21世纪，信息化社会到来，时代的进步和发展离不开电子产品的不断进步，微电子技术对于各行各业的发展起到了极大的推进作用。集成电路（integratedcircuit，IC）是一种重要的微型电子器件，在包括数码产品、互联网、交通等领域都有广泛的应用。介绍集成电路的发展背景和研究方向，并基于此初步探讨集成电路的设计方法。 关键词集成电路设计方法 1集成电路的基本概念 集成电路是将各种微电子原件如晶体管、二极管等组装在半导体晶体或介质基片上，然后封装在一个管壳内，使之具备特定的电路功能。集成电路的组成分类：划分集成电路种类的方法有很多，目前最常规的分类方法是依据电路的种类，分成模拟集成电路、数字集成电路和混合信号集成电路。模拟信号有收音机的音频信号，模拟集成电路就是产生、放大并处理这类信号。与之相类似的，数字集成电路就是产生、放大和处理各种数字信号，例如DVD重放的音视频信号。此外，集成电路还可以按导电类型（双极型集成电路和单极型集成电路）分类；按照应用领域（标准通用集成电路和专用集成电路）分类。集成电路的功能作用：集成电路具有微型化、低能耗、寿命长等特点。主要优势在于：集成电路的体积和质量小；将各种元器件集中在一起不仅减少了外界电信号的干扰，而且提高了运行
速度和产品性能；应用方便，现在已经有各种功能的集成电路。基于这些优异的特性，集成电路已经广泛运用在智能手机、电视机、电脑等数码产品，还有军事、通讯、模拟系统等众多领域。 2集成电路的发展 集成电路的起源及发展历史：众所周知，微电子技术的开端在1947年晶体管的发明，11年后，世界上第一块集成电路在美国德州仪器公司组装完成，自此之后相关的技术（如结型晶体管、场效应管、注入工艺）不断发展，逐渐形成集成电路产业。美国在这一领域一直处于世界领先地位，代表公司有英特尔公司、仙童公司、德州仪器等大家耳熟能详的企业。集成电路的发展进程：我国集成电路产业诞生于六十年代，当时主要是以计算机和军工配套为目标，发展国防力量。在上世纪90年代，我国就开始大力发展集成电路产业，但由于起步晚、国外的技术垄断以及相关配套产业也比较落后，“中国芯”始终未能达到世界先进水平。现阶段我国工业生产所需的集成电路主要还是依靠进口，从2015年起我国集成电路进口额已经连续三年比原油还多，2017年的集成电路进口额超过7200亿元。因此，在2018年政府工作报告中把推动集成电路产业发展放在了五大突出产业中的首位，并且按照国家十三五规划，我国集成电路产业产值到2020年将会达到一万亿元。中国比较大型的集成电路设计制造公司有台积电、海思、中兴等，目前已在一些技术领域取得了不错的成就。集成电路的发展方向：提到集成电路的发展，就必须要说到摩尔定律：集成度每18个月翻一番。而现今正处在
集成电路产品项目可行性计划 规划设计/投资分析/产业运营
摘要说明— 据国家统计局统计，2017年，中国集成电路市场延续增长态势，产量 达到1565亿块，同比增长18%，2008-2017年年均复合增长率CAGR达16%。2017年我国集成电路进口量近3770亿块，同比增长10%，约为同年我国集 成电路产量的2.4倍，由此可见自给率仍低。目前我国集成电路行业的主 要矛盾主要是高速增长的需求与自身供给能力不足的矛盾。 该集成电路产品项目计划总投资21044.31万元，其中：固定资产投资15323.54万元，占项目总投资的72.82%；流动资金5720.77万元，占项目 总投资的27.18%。 达产年营业收入39689.00万元，总成本费用30257.08万元，税金及 附加371.98万元，利润总额9431.92万元，利税总额11104.85万元，税 后净利润7073.94万元，达产年纳税总额4030.91万元；达产年投资利润 率44.82%，投资利税率52.77%，投资回报率33.61%，全部投资回收期 4.47年，提供就业职位693个。 报告内容：概论、项目背景研究分析、市场调研预测、项目规划分析、选址分析、项目工程方案、工艺先进性分析、项目环境影响情况说明、项 目职业保护、项目风险评估分析、项目节能、实施进度计划、投资方案分析、项目经营效益分析、项目评价结论等。
规划设计/投资分析/产业运营
集成电路产品项目可行性计划目录 第一章概论 第二章项目背景研究分析 第三章项目规划分析 第四章选址分析 第五章项目工程方案 第六章工艺先进性分析 第七章项目环境影响情况说明第八章项目职业保护 第九章项目风险评估分析 第十章项目节能 第十一章实施进度计划 第十二章投资方案分析 第十三章项目经营效益分析 第十四章招标方案 第十五章项目评价结论