Cadence SPECCTRAQuest 仿真步骤
[摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。
[关键词]板级电路仿真I/O Buffer Information Specification（IBIS）
1 引言
电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。
传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的PCB板级设计中采用电路板级仿真已经成为必然。基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的PCB板的设计比较既缩短了设计周期，又降低了设计成本。
同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的EDA软件。越来越完备的仿真模型也得以提供。所有这些都为PCB设计中广泛的采用电路设计板级仿真提供了充分条件。
下面就Cadence SPECCTRAQuest这一高速电路板级设计仿真工具采用IBIS模型详细介
绍进行板级仿真设计的全过程。
2 仿真前环境设置
使用Cadence SPECCTRAQuest进行高速电路设计的仿真，不同的设计者根据各自的需要可以灵活的利用这个EDA工具进行仿真设计。当然，在进行一个完整的PCB板设计前仿真时，按照一定步骤规地完成仿真设计，将会为你的仿真工作带来极大的方便。可以减少整个仿真工作的工作量、可以减少整个仿真工作中出现错误的可能性、可以留下一个完整的有价值的文档，同时也能养成良好的仿真工作习惯，为今后高效的完成高速电路的仿真设计打下基础。
首先，我们知道Cadence公司的EDA软件可以运行在WindowsNT环境下和UNIX环境下，除非特别说明，本文所述都是在WindowsNT环境下。SPECCTRAQuest是Cadence EDA工具中有关高速电路设计的一个模块。
在进行网络拓扑结构提取和信号分析之前，一些前期的准备工作必须正确完成。
★PCB板外型边框（Outline）
根据实际结构设置PCB板边框。
★PCB板叠层（Stackup）
主要确定PCB板布线层数以及层叠(stack-up)方式，会直接影响到印制线的布线和阻抗。
根据芯片管脚数、芯片密度、网表密度等方面来考虑。然后根据实际情况确定叠层参数，可以选用各个PCB制板公司推荐的叠层参数。关键是要选取合适的布线阻抗。在Cadence中打开Setup Advisor进入Edit Stack-up对话框，如图1，进行编辑。
★导入网表（Netlist）
★器件预布局（Placement）
将其中的关键器件进行合理的布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面。
★PCB板布线分区（Rooms）
主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能。
★PCB板禁止布线区划分（Keepouts）
根据PCB制板工艺的要求确定禁止布线区。
图1 Stack-up编辑框
在完成上述工作以后，还要对将要进行仿真设计的PCB板做如下设置：
●设置PCB板直流电源网络
对于含有多种电压值电源供电的PCB板，正确的设置尤显重要。在Cadence中打开Setup Advisor进入Identify DC Nets对话框，如图2，进行编辑。
图2 设置直流电源网络
●设置器件类型
一般器件类型在原理图库中已经指定并带入PCB图中，但仍然需要对器件类型进行确认，以防不正确的设置。电阻、电阻排、电容、电感、晶体管、保险丝、二极管等都要设置成DISCRETE。
●为所有IC和独立元器件附仿真模型
所有在仿真设计中需要模型的器件的仿真模型在原理图库中都应该正确指定，对于电阻、电容这些独立元器件需要在原理图中正确指定VALUE属性，SPECCTRAQuest可以自动为它们分配ESpice模型。
首先，打开Signal Library Brower对话框，若已有规的完整DML模型库，我们可以直接将需要的模型库加入到工作库中。若只有IBIS模型，则需要按Translate->后选择ibis2signoise将IBIS模型转换成DML模型。如图3。
图3 仿真模型库设置框
然后打开Signal Model Assignment对话框，Auto Setup将自动分配模型给每个已经指定模型的器件。如图4。也可以按Find Model为器件手工分配模型，或按Create Model 编辑生成一个模型，这需要有足够的建模经验。模型分配好后运行Signal Audit会有一个详细的报告，需要仔细的检查。
图4 仿真模型分配窗
设置正确的管脚类型
和器件类型一样，所有器件管脚类型在原理图中已经指定，但仍需确认。连接器、独立元器件的管脚类型应为UNSPEC。在图4窗口中点击RefDesPins栏后可以检查每个器件的每个管脚类型。
3 仿真步骤
1、拓扑的抽取
在模型添加完成后，即可进入信号线的仿真阶段。从Allegro或SPECCTRAQUEST中都可以进入Constraint Manager，Allegro的路径是Setup－》Electrical Constraint Spreadsheet，SPECCTRAQUEST中的进入路径是Constraints－》Electrical Constraint Spreadsheet。Constrain Manager是Cadence的约束管理器，所有连线的拓扑抽取以及对网络赋拓扑都是在这儿进行的。
打开界面，如同图5所示：
图5 Constraint Manager 界面
从左边分类栏看，分成两类，Electrical Constraint Set类是中所有已经输入到该管理器的电气约束约定，Net类是电路中所有的网络。第一次打开时，第一类是空的。对Net类，打开下面的任何一分类，都可以抽取拓扑。
在Net栏点击Signal Integrity、Timing、Routing的任何一个，右边就会将本板的全部网络显示出来，如图6所示。各个网络按字母排列，其中前面有“＋”号的表示是总线或Xnet。右击所选网络选择SigXplorer，就将拓扑抽取出来并进入SQ signal explorer expert 界面图7，所有网络的前仿真是在这个界面中进行的。
图6 抽取网络拓扑
图7 Signal Explorer 界面
2、参数设定
因为对各个器件及阻容器件的模型已经在全部指定，所以抽取出来的拓扑上面的各IO 都有相应的IO模型，对那些没有指定的模型，Cadence会赋给它缺省的模型。Cadence抽出的拓扑结构是根据各元器件的相对位置并考虑到布线方便抽取的，其中互连线的距离是它计算的曼哈顿距离（即Δx+Δy）。仿真的主要目的就是根据仿真的结果优化网络的拓扑结构，用来约束PCB布线，使布线按照最优结果方向进行。
SQ Signal Explorer Expert界面除了菜单与工具栏以外分为两个部分，即上面的拓扑示意图与下面的参数、测量选择以及结果、控制的标签窗口。
在下面的Parameters标签窗口中的白色区域是可以编辑的，而灰色区域是无法编辑的，CIRCUIT是整个参数的总标题，下面的tlineDelayMode栏可以选择是用时间还是用长度表示传输线的延时（若用长度表示，则缺省的单位是mm，若用时间表示，则缺省的单位是ns，其中传输线的缺省传输速度是140mm每ns）；userRevision表示目前的拓扑版本（第一次一般是1.0，以后修改拓扑时可以将此处的版本提高，这样以后在Constraint Manage里不用重新赋拓扑，只要升级拓扑即可）。
点击开单板名称后（本例中即ODTA），下面就列出本拓扑的各个元件（包括器件、阻容、电源、传输线），可以编辑各个元件的特性；
对器件，可以选择对应管脚的IO BUFFER模型，但一般不推荐去更改它的模型，因为已经赋给器件整体模型了，相应的IO Buffer的模型也就确定了。
对阻容器件，可以更改它们的阻容值；
对电源，可以更改电源值；
对传输线，可以更改以下几项：impedance，即传输线的交流阻抗，可以根据叠层情况在适当围更改它；propDelay，即传输线的延时来表示的长度；traceGeometry，传输线的类型，即是微带线或带状线，由于在前仿真中传输线是用一个集中式的无损耗模型来表示的，所以这边选择微带线或带状线的关系并不大；velocity，传输线的信号传输速度，这边一般不去改变它，用它的缺省值，即5567.72mil/ns，约14cm/ns。
为了得到更大围的仿真结果，扩大参数的选择围，我们一般对阻容器件的阻值、传输线的阻抗、传输线的长度选择多个值进行扫描。
在各个元件的参数设定后，即可在拓扑上加激励进行仿真。首先是加激励源，点击模型上面、位号下面的Tristate，出现如图8所示的窗口进行选择：
图8 激励源设置框
在Cadence中共有7种激励：
Pulse：脉冲方波，就是时钟源性质的波形，如果选择Pulse，整个界面中的其他选项是灰的，不允许再选；
Rise：表示一个上升沿；
Fall：表示一个下降沿；
Custom：表示一种可以自定义的波形激励，这是最常用的波形，在这种形式下，首先在Frequency中输入信号的频率，在Pattern中输入波形的形状。其它的填缺省即可；
Quite Hi：稳定高电平；
Quite Lo：稳定低电平；
Tristate：三态，对非驱动源，都选择三态。
我们介绍一下反射仿真的步骤，在反射仿真中，设定拓扑中的各种参数后，指定驱动源，注意在Measurement标签窗口中选择Reflection，在Reflection下面将需要显示结果的值选中。另外还需要设置整个仿真的参数，选择Analyze——》Preference，弹出图9所示的窗口：
图9 仿真参数设置框
其中标签Pulse Stimulus设置驱动源类似时钟波形仿真时的仿真参数，在Switching Frequency中填入时钟的频率，其它项保持它们的缺省值；
在标签Simulation Parameters中设置仿真的时间、精度等，如果你对Fixed Duration 选中，则仿真时间长度就是后面空格中的值，否则它将对你在激励源中填入的所有波形进行仿真。对Waveform Resolution中是指仿真的精度，即每隔多少时间取一点进行仿真，如果这儿用的是Default，那么Cadence自动认定精度是仿真总时间的百分之一，也就是说它总共抽取100个点进行仿真。对Cutoff Frequency中是指选定围对互连线的寄生参数进行计算，这主要是指在拓扑中具有真实的传输线线段时，在前仿真中可以不管这一项。对Buffer Delays是指如何从仿真中得到Buffer Delay，若选择From Library则是指它从仿真模型里得到的，而选择On-the-fly则是从实际仿真数据中得到的，这儿必须选择On-the-fly，以使结果的正确性。
Simulation Modes是指仿真的快慢方式，在FTS Mode中共有5种模式可以选择：Fast （驱动、接收都在快模式下）、Typical（正常模式）、Slow（慢模式）、Fast/Slow（驱动在快模式、接收在慢模式）、Slow/Fast（驱动在慢模式、接收在快模式）。为了在Worst Case下仿真，我们一般选择Fast和Slow两种模式进行仿真，最后两种模式因为在实际中不容易遇到，所以我们一般不选。Driver Excitation是指对驱动源进行选择，如选择Active Driver则表示只将拓扑中指定的驱动源作为驱动进行一次仿真，而如选择All-Drivers则是对拓扑中的每个能作为驱动源的器件作为驱动轮流仿真一次，如在图中四个器件都可以作为驱动源（因为都是IO类型的Buffer），则会仿真4次，注意在这种情况下拓扑中的所有器件都必须设成Tristate模式，而且对驱动源是当成Pulse进行仿真的，所以在这种方式下对驱动源的参数设置在Pulse Stimulus中。
在Measure Mode中主要设置测量的一些选择，对Measure Delays At：如选Input Threshold表示以输入Buffer的Vil与Vih进行Buffer Delay测量的，如选Vmeas则表示以输出Buffer的参考电压进行测量的，我们应该选择Input Threshold。对Receiver Selection，如选All表示所有非驱动的器件都作为接收，如选Select One则在仿真开始时它会让你选择其中的一个作为接收源。在我们的实际仿真中，对这两个选择的意义并不大，因为无论选哪一种，在仿真后数据报表中都会列出所有非驱动源的数据结果。在Custom Simulation中选择仿真的类别，Reflection表示时域发射仿真，Crosstalk表示串扰仿真，EMI表示电磁干扰仿真。
在EMI标签窗口中，主要设定EMI的规则，及接收天线的距离（Cadence对EMI仿真只能看它的EMI能不能符合设定的规则）。
3、仿真
在拓扑上各元件的参数设定以后以及仿真参数设定以后，即可以进行仿真。我们对图3的拓扑上设定860为驱动源，驱动的数据类型是50MHz的数据，选择快、慢两种模式，仿真完毕后，在下面的Result栏中就会显示出仿真的结果数据，如图10所示。因我们只进行了两组仿真，所以只有两组数据，如果对拓扑中的某些数据进行扫描，则会有更多组的数据。从下面的数据中就可以得到时序及信号质量的一些数据：如OvershootHigh、OvershootLow、SwitchDelay、SettleDelay等。
图10 仿真后的数据报表
右击某一个数据后选择View Waveform，就可以进入Sigwave界面看波形。如图11所示：双击左边波形名称中任何一个波形符号即可打开或关闭相应的波形，选中波形后还可以更改波形的颜色。
对左边的一些波形名称解释如下：
ODTA D4 K3表示拓扑中D4器件K3 Pin处的波形；
ODTA D4 K3_buffdly表示接测试负载时K3 Pin处的波形；
ODTA D4 K3_buffdlyi表示接测试负载时K3 Pad处的波形；
ODTA D4 K3i表示拓扑中D4器件K3 Pad处的波形；
注意对buffdly与buffdlyi的波形只有驱动端才有，对接收端，都只有输入端Pin 与Pad 的两个波形。
在波形图上打开测试负载曲线和所关心的接收曲线，同时打开Vmeas和接收端的Vil、Vih，就可以进行SwitchDelay和SettleDelay等数值实际测量，测量的结果应该与主界面Result栏中的数据一致。
图11 拓扑中发送端和接收端的波形图
目前，Cadence还不能从PCB预布局或PCB板图中直接抽取出差分线进行，对于差分线的仿真必须在SQ Signal Explorer Expert中手工加入元件和互连线来模拟实际的板图结构来进行仿真。手工加入元件的方法是Edit——》Add Part，即可以加入各种IO Buffer，分立
的ESPICE器件，互连线（包括TLINE与TRACE）等。
4、给拓扑加约束
在仿真中，需要根据仿真结果不断修改拓扑结构以及预布局上元器件的相对位置，得到一个最优的拓扑结果，就需要在拓扑中加入约束，并将有约束的拓扑赋给板中的网络，用以指导与约束随后的PCB布线。
加约束的方法：Set—》Constraint，就可以在弹出的如图12所示框中加入各种约束，下面分别介绍：
☆在Switch-Settle栏，可以填入从各发送端到各接收端的Min Switch Delay和Max Settle Delay，这是对时钟同步信号而言的，是根据芯片Datasheet上的AC参数及公式计算得到的；这一栏的数据对布线而言没有任何作用，它是作为后仿真检查的参考用的；
☆对Prop Delay栏，填入拓扑中各个Pin到Pin、Pin到T点以及T点到T点的传输延时规则，直观地说，也就是对拓扑中各传输线长度的限制，这一栏的规则是最重要的规则，它将直接约束PCB的布线；
☆对Impedance栏，它是对拓扑中各段传输线阻抗的约束，约束了各段传输线的阻抗变化围，若这一栏不填，则表示对传输线的阻抗无要求；
对Rel Prop Delay栏，可以定义一些传输线的长度匹配规则，其中Scope的选项有两个：Local 和Global，Local表示只对本条Net/Xnet有效，而Global则对本拓扑对应的所有Net/Xnet 在整体的长度匹配上都有约束。
☆对Max Parrallel栏，它进行了平行长度的约束，即它允许在两条线的间距多大时最长能平行多长。这是需要进行串扰仿真后才能得到的数据。
☆对Wiring栏，它约束了拓扑与网络的对应关系，注意在Mapping Mode中，我们一般选择Pinuse and Refdes，表示在赋拓扑的时候可以通过管脚的IO Buffer类型和参考位号将拓扑中Pin与实际网络中的Pin对应起来；对Physical中的各项主要现在线的总长、过孔数、端接长度等；对EMI中可以限制在表层走线的最大长度；
☆对Signal Integrity栏，可以加入对信号的过冲电压、串扰电压、SSN等的限制；
对User-Defined栏，可以输入用户自己的其他约束。
☆对以上各栏中，我们用到最多的是Prop Delay，对线长有匹配需要的，也需要用到Rel Prop Delay ，对高速信号，也需要用到Max Parallel这一栏的约束。
5、赋拓扑
对关键网络的拓扑仿真结束后，就可以把已经完成的拓扑赋给具体的网络。赋拓扑的过程也是在Constraint Manager中进行的，赋拓扑的过程如下：
（1）将拓扑文件输入进来，操作：File－》Import－》Electrical CSets..，把仿真完成的拓扑文件输入进来；
（2）将拓扑文件赋给网络，在Objects栏中选中所要的网络（可以多个选），然后选择菜单Object——》Electrical CSets Reference，在弹出的对话框中将选择相应的拓扑即可，如图13就将d0.top赋给网络D0－D7。
图12 给拓扑加约束
图13 将拓扑赋给网络
如果赋拓扑的过程中出错，那么它会提供出错信息。将关键网络的拓扑全部赋完后即可将.brd文件交给PCB工程师进行布线。
4 系统级仿真
系统级仿真，也就是对于多块PCB板互连情况下的仿真设计，它们通过连接器或电缆相连接。SPECCTRAQuest通过Design Link来定义多快PCB板是如何连接的，连接器或电缆可以用PLGC矩阵或SPICE电路模型描述。在进行系统级仿真前需要如前所述的仿真步骤一样，将连接器或电缆的模型分配好。系统级仿真需要做以下工作：
在系统配置中设置Design Link。在Cadence中打开Signal Analysis Library Browser窗，在其中点击Browse Models，然后在Model Browser中点击Add Model选择DesignLink，这样在模型库中就增加了一个DesignLink模型，编辑此模型，如图14。在Drawings部分需要将系统中互连的单板PCB图文件加入并指定设计名。在Connections部分需要互连的各个连接属性（如连接长度），并指定连接名。在Connection PinMap部分需要指定各个连接的管脚对应关系。
图14 系统配置编辑窗
这样，就可以对存在于系统中各个单板之间的网络进行系统级的仿真，其它的仿真前的环境设置以及整个仿真过程与单板仿真完全相同。
5 后仿真
前仿真是按照理想的传输线来仿真的，而且前仿真只考虑了单网络的反射效应，没有也
没办法将邻近传输线的串扰等因素考虑进来，另外在实际布线中会有穿层，导致阻抗的变化以及增加过孔等，这些都是在前仿真中无法计算进去的。因此在单板布线完成后，对一些关键的网络需要进行后仿真来验证，若后仿真不能满足时序的要求，那么需要对这类线进行重新仿真与布线，若布线空间已经很小，则可能要对板子的局部围甚至整个板子重新布线。
后仿真有两种方法，一般的方法是在Constraint Manager中，打开Tools——》Options，将弹出的对话框中的Include Routed Interconnect栏选上，然后按前仿真的步骤进行拓扑抽取与仿真。用这种方法进行后仿真，虽然拓扑中的传输线都是实际的布线，而且也包括了过孔，但它还是仅仅考虑了该单网络的效应，没有考虑串扰、SSN等因素，所以这种方法的后仿真并不值得提倡。
经典的后仿真是按如下步骤做的：在Allegro中打开菜单Analyze——》SI/EMI Sim——》Probe，在弹出的Signal Analysis对话框中选择网络，如图15所示。
图15 后仿真网络选择框
按View Topology按钮可以看该网络完整的拓扑，与上一种方法从Constraint Manager 中抽取出来的拓扑结构相同。按Reports按钮可以进入对话框用来产生仿真数据报表，按Waveforms按钮可以进入对话框用来产生仿真波形。该方法的后仿真可以方便地得到反射、串扰、SSN等的仿真数据报表与仿真波形，对发射而言，它还可以综合邻近网络的串扰以及SSN等因素得到一个比较精确的结果。注意在此方法中，驱动源不能选择Custom模式，只能选择Pulse模式，如果要仿真一条地址或数据线，将频率设为原频率的一半即可，如要仿真100M的数据，那么当成50M的Pulse（时钟）来仿即可，因为50M的时钟就相当于100M 的0101格式的数据。
6 结论
随着集成电路技术、半导体技术的飞速发展，今后的PCB板级设计必将朝着电路速度越来越高、板层越来越多、电路板复杂度越来越高、板密度越来越大的方向发展，板级仿真设计也将成为必然的选择。本文详细的描述了Cadence SPECCTRAQuest在高速数字电路PCB板级仿真的全过程，并通过实例介绍了如何使用这一EDA工具。对于高速数字PCB板的设计开发具有一定的实用意义，为今后PCB板级设计提供有益的帮助。
CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are
第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。 4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。第二章转换IBIS 库到dml 格式并加载
电路模拟实验专题 实验文档
一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，
实验一基本门电路设计——电路仿真 一、实验内容： 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路 设计要求：设计要求： 1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大 2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求，并通过LVS 检查 三、设计过程： 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso （XL）Layout Editer 画版图 5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤： （1）.点击桌面虚拟机快捷方式图标； （2）.打开虚拟机（存放路径：F:\cadence）； （3）.启动虚拟机
（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步： CIW-> Tools-Library manager 第二步：File-New 弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st02
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)
第一章进行SI仿真的PCB板图的准备 仿真前的准备工作主要包括以下几点： 1、仿真板的准备 ●原理图设计； ●PCB封装设计； ●PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）； ●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot 到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）； ●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面； ●PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能； 2、器件模型的准备 ●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等） ●收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错和验证。 3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线 第二章IBIS模型的转化和加载 CADENCE中的信号完整性仿真是建立在IBIS模型的基础上的，但又不是直接应用IBIS 模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。 1、IBIS模型到DML模型的转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2）,点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
第一章进行SI仿真得PCB板图得准备 仿真前得准备工作主要包括以下几点: 1、仿真板得准备 ●原理图设计; ●PCB封装设计; ●PCB板外型边框(Outline)设计,PCB板禁止布线区划分(Keepouts); ●输出网表(如果就是用CADENCE得Concept HDL设计得原理图,可将网表直接Expot 到BRD文件中;如果就是用PowerPCB设计得板图,转换到allegro中得板图,其操作见附录一
得说明); ●器件预布局(Placement):将其中得关键器件进行合理得预布局,主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面; ●PCB板布线分区(Rooms):主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立得电路。元器件得布局以及电源与地线得处理将直接影响到电路性能与电磁兼容性能; 2、器件模型得准备 ●收集器件得IBIS模型(网上下载、向代理申请、修改同类型器件得IBIS模型等) ●收集器件得关键参数,如Tco、Tsetup、Tholdup等及系统有关得时间参数Tclock、Tskew、Tjitter ●对IBIS模型进行整理、检查、纠错与验证。 3、确定需要仿真得电路部分,一般包括频率较高,负载较多,拓扑结构比较复杂(点到多点、多点到多点),时钟电路等关键信号线 第二章IBIS模型得转化与加载 CADENCE中得信号完整性仿真就是建立在IBIS模型得基础上得,但又不就是直接应用IBIS模型,CADECE得软件自带一个将IBIS模型转换为自己可用得DML(Device Model Library)模型得功能模块,本章主要就IBIS模型得转换及加载进行讲解。 1、IBIS模型到DML模型得转换 在Allegro窗口中选择Analyse\SI/EMI SIM\Library,打开“signal analyze library browser”窗口,在该窗口得右下方点击“Translate →”按钮,在出现得下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图1),选择想要进行转换得源IBIS文件,按下“打开”按钮,出现转换后文件名及路径设置窗口(缺省设置为与源IBIS文件同名并同路径放置,但此处文件名后缀为dml),设置后按下“保存”按钮,出现保存确定窗口(图2),点击OK按钮即可,随后会出现一个“messages”窗口,该窗口中得报告文件说明在模型转换过程中出现得问题,对其中得“warning”可不用在意,但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止,此时转换得到得dml文件才就是有效得。 注:若已有规范得完整DML模型库,我们可以直接将需要得模型库加入到工作库中,即可跳过第一步直接执行第二步。
Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向
电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：
Allegro IBIS仿真流程 2009-09-27 20:08:36| 分类：Pcb | 标签：|字号大中小订阅 https://www.doczj.com/doc/6112731148.html,/EDA/20090214105502.htm 第一章在Allegro中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件
图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格 式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.\Psd_14.2\Tools\PCB\bin 中。
1．Allegro PCB Design CIS Allegro PCB Design CIS Allegro Designer Entry CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，Allegro Designer Entry CIS 提供电路设计从构思到生产所需的一切。 Allegro Designer Entry CIS是全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。 优点 1、提供快捷，直观的，具备完备功能的原理图编辑工具 2、通过层次式和变体（基于同一原理图，不同机型导出）设计提高复杂原理图的设计效率 3、具备强大功能的CIS，帮助加速设计进程，降低项目成本 4、原理图提供的自动缩放/搜索/导航功能，结合Allegro PCB Editor之间的交互探测和交互摆放，和集成的 AMS-Simulatuor帮助提供设计的可生产性 5、减少重复搜寻元件信息的时间，接收来自MRP，ERP和PLM的数据和支持关系型数据库使智能选择元件成为可能 6、通过直接访问ActiveParts和ActiveParts门户网站，提供给选择原理图设计所需要的元件和直接获取器件供应商元件数据更大的便利，ActiveParts提供了超过200万份的元器件数据 7、通过FPGA输出/输入双向数据流程自动整合可编程门阵列(FPGA)和可编程逻辑器件(PLD)，从而缩短设计时间 功能特色 全功能原理图编辑器 Allegro Designer Entry CIS，带有拼接式和层次式的原理图页面编辑器，它具有快捷、直观的原理图编辑的特点。原理图页面编辑器整合了标准的Windows用户界面，这些功能和特性是为工程师完成设计任务和发布设计设计数据而特别定制的。 1、在一个会话窗中可以查看和编辑多个项目 2、通过互联网访问最新元器件 3、对“What-if”场景使用状态标签 4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性
目录 1.设置电路板的参数 (2) 1.1调用设置向导 (2) 1.2板框（Board Outline） (3) 1.3 Stuck-up设置 (3) 1.4 DC Net-Plane Association (4) 1.5 DC Power Pair Setup (5) 1.6选择去耦电容 (5) 1.7选择电容模型 (6) 2.单节点仿真 (7) 3.多节点仿真 (9) 3.1网格化电源平面 (9) 3.2设置多节点仿真的参数 (9) 3.3放置元件 (10) 3.4进行多节点仿真 (11)
1.设置电路板的参数 在Allegro PCB PI 610中打开要仿真的电路板，在这里以UL2为例介绍，仿真其VCC33电源平面的完整性，如图1-1所示： 图1-1 UL2的PCB图 1.1调用设置向导 在PCB PI 610中选择“Analyze”→“Power Integrity”出现提示对话框，点击“确定” 后出现设置向导窗口，如图1-2所示： 图1-2 电源完整性设置向导
1.2板框（Board Outline） 点击“Next”进入设置向导里的“Board Outline”窗口，如图1-3所示： 图1-3 Board Outline窗口 PI 610需要一个板框来进行布局和电源平面提取。如果板框不完整或不存在，则上图的右上角会有信息显示。 1.3 Stack-up设置 点击“Next”进入设置向导里的“Stack-up”窗口，如图1-4所示： 图1-4 Stack-up窗口
PI 610需要叠层关系来计算电源对从而为平面建模。如果叠层不存在或者不包含平面层，则屏幕右上角会有信息显示。 在这里可以调整叠层关系（Edit stack-up）或从另一个设计中导入（Import stack-up）。 屏幕右上角会有相应的示意图，如图1-5所示： 图1-5叠层视图 当不勾选“Physical view”时，各层均一显示；勾选后各层按比例显示。 1.4 DC Net-Plane Association 点击“Next”进入设置向导里的“DC Net-Plane Association”窗口，如图1-6所示： 图1-6 DC Net-Plane Association窗口
文件编号： 配置项编号： Cadence仿真设计 编写人：户贯涛 编写时间：2009-4-07 部门名称：系统研发部 审核人： 审核时间： 浙江浙大网新众合轨道交通工程有限公司
修订页
目录 第一章高速设计PCB仿真流程 (1) 1.1高速信号与高速设计 (1) 1.1.1 高速信号的确定 (1) 1.1.2 传输线效应 (3) 1.2高速PCB仿真的重要意义 (3) 1.3基于ALLEGRO的仿真设计流程 (3) 第二章仿真设计(以通信板为例) (6) 2.1打开BRD文件 (6) 2.2调用并运行设置向导 (6) 2.2.1 编辑叠层参数和线宽以适应信号线阻抗 (7) 2.2.2 输入DC 网络电平 (8) 2.2.3 分立器件和插座器件的标号归类设置 (9) 2.2.4 器件赋上相应的模型 (10) 2.2.5 使用SI Audit 进行核查 (15) 2.3仿真（以DDR为例） (16)
第一章高速设计PCB仿真流程 本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.5 的PCB仿真流程。 1.1高速信号与高速设计 通常认为如果数字逻辑电路的频率达到或者超50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说1/3），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1 所示。 图1-1 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2 的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 1.1.1高速信号的确定 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB 设计中由实际布线长度决定。图1－2 为信号上升时间和允许的布线长度(延时)的对应关
Cadence 系列软件从schematic到layout入门 一．客户端软件使用及icfb启动 要使用工作站上的软件，我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中，运行xwinpro的xSettings,按照下图设置： 点击上图的Settings在出现的窗口中按如下设置（connect host选择为192.168.1.137）：
设置完后，从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面，用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic，晶体管级电路仿真工具Spectre，以及版图工具Virtuoso等。一般来说，我们先用Schematic画好电路原理图然后进行仿真，最后用Virtuoso手动画版图或者直接进行版图综合，最后对版图进行LVS,DRC等验证。 在登陆进工作站后，点击鼠标右键，选择tools——>terminal，在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子： 在icfb中，任何一个电路，不论是已经存在的可以引用的库，还是用户新建立的一个电路，都是一个library. 一个library一般有若干个Cell(单元电路)，每个cell有若干个schematic(电路原理)和若干个layout（版图）。所以，我们要做的第一步，就是先创建一个自己的“库”，File菜单->new->library
图2 新建一个库的界面 从这个新建一个library的界面，我们必须输入新建立的库的名称，并且选择好这个库应该存放的目录，然后注意看右边的三个选项，关于新建立的库是否需要链接到Technology File 的问题。首先，这个Technology File一般是指工艺库，由Foundry提供。如果最终做的电路是需要画出Layout(版图)的，就必须要有工艺库，如果不需要画Layout，那就可以不需要工艺库。由于我们需要演示这一步，所以就选择Attach to an existing techfile。(也可以在建立之后，再Attach to an existing techfile)。 输入name: testinv, （大家在做的时候自己起一个名字）。 现在，我们就已经建立好了一个新的“库”，为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”，从icfb的主菜单(图1)中的Tools菜单->Library Manager.