《EDA技术与项目训练》选择题及答案
选择
1. 一个项目的输入输出端口是定义在 A 。
A. 实体中
B. 结构体中
C. 任何位置
D. 进程体
2. 描述项目具有逻辑功能的是 B 。
A. 实体
B. 结构体
C. 配置
D. 进程
3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体
B. 进程
C. 实体
D. 配置
4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名
B.文件名和实体名无关
C. 文件名和实体名要相同
D. 不确定
5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的
B. 只能用小写
C. 只能用大写
D. 不敏感
6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头
B.可以使用汉字开头
C.可以使用数字开头
D.任何字符都可以
7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用
B. 下划线不能连用
C. 不能使用下划线
D. 可以使用任何字符
8. 符合1987VHDL标准的标识符是 A 。
A. A_2
B. A+2
C. 2A
D. 22
9. 符合1987VHDL标准的标识符是 A 。
A. a_2_3
B. a_____2
C. 2_2_a
D. 2a
10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_in
B. a_in_2
C. 2_a
D. asd_1
11. 不符合1987VHDL标准的标识符是 D 。
A. a2b2
B. a1b1
C. ad12
D. %50
12. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置
B. 实体中特定位置
C. 结构体中任何位置
D. 结构体中特定位置
13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置
B. 实体中特定位置
C. 结构体中任何位置
D. 结构体中特定位置
14. 变量是局部量可以写在 B 。
A. 实体中
B. 进程中
C. 线粒体
D. 种子体中
15. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=
B. 信号赋值号是:=
C. 变量赋值号是<=
D. 二者没有区别
16. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程
B. 信号可以带出进程
C. 信号不能带出进程
D. 二者没有区别
17. 关于VHDL数据类型，正确的是 D 。
A. 数据类型不同不能进行运算
B. 数据类型相同才能进行运算
C. 数据类型相同或相符就可以运算
D. 运算与数据类型无关
18. 下面数据中属于实数的是 A 。
A. 4.2
B. 3
C. ‘1’
D. “11011”
19. 下面数据中属于位矢量的是 D 。
A. 4.2
B. 3
C. ‘1’
D. “11011”
20. 关于VHDL数据类型，正确的是。
A. 用户不能定义子类型
B. 用户可以定义子类型
C. 用户可以定义任何类型的数据
D. 前面三个答案都是错误的
21. 可以不必声明而直接引用的数据类型是 C 。
A. STD_LOGIC
B. STD_LOGIC_VECTOR
C. BIT
D. 前面三个答案都是错误的
22. STD_LOGIG_1164中定义的高阻是字符 D 。
A. X
B. x
C. z
D. Z
23. STD_LOGIG_1164中字符H定义的是 A 。
A. 弱信号1
B. 弱信号0
C. 没有这个定义
D. 初始值
24. 使用STD_LOGIG_1164使用的数据类型时 B 。
A.可以直接调用
B.必须在库和包集合中声明
C.必须在实体中声明
D. 必须在结构体中声明
25. 关于转化函数正确的说法是。
A. 任何数据类型都可以通过转化函数相互转化
B. 只有特定类型的数据类型可以转化
C. 任何数据类型都不能转化
D. 前面说法都是错误的
26. VHDL运算符优先级的说法正确的是 C 。
A. 逻辑运算的优先级最高
B. 关系运算的优先级最高
C. 逻辑运算的优先级最低
D. 关系运算的优先级最低
27. VHDL运算符优先级的说法正确的是 A 。
A. NOT的优先级最高
B. AND和NOT属于同一个优先级
C. NOT的优先级最低
D. 前面的说法都是错误的
28. VHDL运算符优先级的说法正确的是 D 。
A. 括号不能改变优先级
B. 不能使用括号
C. 括号的优先级最低
D. 括号可以改变优先级
29. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 B 。
A. 0
B. 1
C. 2
D. 不确定
30. 关于关系运算符的说法正确的是。
A. 不能进行关系运算
B. 关系运算和数据类型无关
C. 关系运算数据类型要相同
D. 前面的说法都错误
31. 转换函数TO_BITVECTOR(A)的功能是。
A. 将STDLOGIC_VECTOR转换为BIT_VECTOR
B. 将REAL转换为BIT_VECTOR
C. 将TIME转换为BIT_VECTOR
D. 前面的说法都错误
32. VHDL中顺序语句放置位置说法正确的是。
A.可以放在进程语句中
B. 可以放在子程序中
C. 不能放在任意位置
D. 前面的说法都正确
33. 不属于顺序语句的是 B 。
A. IF语句
B. LOOP语句
C. PROCESS语句
D. CASE语句
34. 正确给变量X赋值的语句是 B 。
A. X<=A+B;
B. X:=A+b;
C. X=A+B;
D. 前面的都不正确
35. EDA的中文含义是 A 。
A. 电子设计自动化
B. 计算机辅助计算
C. 计算机辅助教学
D. 计算机辅助制造
36. 可编程逻辑器件的英文简称是。 A. FPGA B. PLA C. PAL D. PLD
37. 现场可编程门阵列的英文简称是。 A. FPGA B. PLA C. PAL D. PLD
38. 基于下面技术的PLD器件中允许编程次数最多的是。
A. FLASH
B. EEROM
C. SRAM
D. PROM
39. 在EDA中，ISP的中文含义是。
A. 网络供应商
B. 在系统编程
C. 没有特定意义
D. 使用编程器烧写PLD芯片
40. 在EDA中，IP的中文含义是。
A. 网络供应商
B. 在系统编程
C. 没有特定意义
D. 知识产权核
41. EPF10K20TC144-4具有多少个管脚 A 。
A. 144个
B. 84个
C. 15个
D. 不确定
42. EPF10K20TC144-X器件，如果X的值越小表示。
A. 器件的工作频率越小
B. 器件的管脚越少
C. 器件的延时越小
D. 器件的功耗越小
43. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 A 。
A. 0
B. 1
C. 2
D. 不确定
44. 执行下列语句后Q的值等于 B 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
……
E<=(2=>’1’, 4=>’0’, OTHERS=>’1’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
……
A．“11011011” B. “00101101” C. “11011001” D. “00101100”
45. VHDL文本编辑中编译时出现如下的报错信息
Error: VHDL syntax error: signal declaration must have ‘；’，but found begin instead. 其错误原因是 A 。
A. 信号声明缺少分号。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
46. VHDL文本编辑中编译时出现如下的报错信息
Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 A 。
A. 表达式宽度不匹配。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
47. MAX+PLUSII的设计文件不能直接保存在 B 。
A．硬盘 B. 根目录 C. 文件夹 D. 工程目录
48. MAXPLUSII是哪个公司的软件 A 。
A. ALTERA
B. ATMEL
C. LATTICE
D. XILINX
49. MAXPLUSII不支持的输入方式是 D 。
A. 文本输入
B. 原理图输入
C. 波形输入
D. 矢量输入
50. MAXPLUSII中原理图的后缀是 B 。
A. DOC
B. GDF
C. BMP
D. JIF
51. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 D 。
A.idata <= “00001111”;
B.idata <= b”0000_1111”;
C.idata <= X”AB”
D. idata <= B”21”;
52. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。
A.if clk’event and clk = ‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
53. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法一般是一种自底向上的设计方法；
C.原理图输入设计方法无法对电路进行功能描述；
D.原理图输入设计方法也可进行层次化设计。
54. 在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。 C 。
A.idata := 32;
B.idata <= 16#A0#;
C.idata <= 16#7#E1;
D.idata := B#1010#;
55. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： A 。
A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
56. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是。
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，应列出进程中使用的所有输入信号；
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；
D.当前进程中声明的信号也可用于其他进程。
57. 对于信号和变量的说法，哪一个是不正确的： A 。
A.信号用于作为进程中局部数据存储单元
B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用
D.变量和信号的赋值符号不一样
58. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：。
A.IEEE库
B.VITAL库
C.STD库
D.WORK工作库
59. 下列语句中，不属于并行语句的是： B 。
A.进程语句
B.CASE语句
C.元件例化语句
D.WHEN…ELSE…语句
60. 下面哪一条命令是MAX+PLUSII在时序仿真时执行加载节点的命令？ C 。
A. file—>set project to current file
B. assign—>pin/location chip
C. node—>enter node from SNF
D. file—>create default symbol
61. 在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 A.
仿真器 B.综合器 C.适配器 D.下载器
62. VHDL文本编辑中编译时出现如下的报错信息
Error: Can’t open VHDL“WORK”其错误原因是 B 。
A. 错将设计文件的后缀写成.tdf，而非.vhd 。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
63. 在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与 B 作用。
A. IF
B. THEN
C. AND
D. OR
64. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令 C 。
A． file—>set project to current file B．node—>enter node from SNF
C． assign—>pin/location chip D． file—>create default symbol]
65. 下列关于信号的说法不正确的是 C 。A . 信号相当于器件内部的一个数据暂存节点。
B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。
C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。
D. 信号在整个结构体内的任何地方都能适用。
66. 下面哪一个可以用作VHDL中的合法的实体名 D 。
A. OR
B. VARIABLE
C. SIGNAL
D. OUT1
67. VHDL文本编辑中编译时出现如下的报错信息
Error:Line1,File e:\muxfile\mux21.tdf: TDF syntax error…其错误原因是 A 。
A. 错将设计文件的后缀写成.tdf 而非.vhd 。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
68. 下列关于变量的说法正确的是 A 。
A. 变量是一个局部量，它只能在进程和子程序中使用。
B. 变量的赋值不是立即发生的，它需要有一个δ延时。
C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D. 变量赋值的一般表达式为：目标变量名<= 表达式。
69. 下列关于CASE语句的说法不正确的是 B 。
A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
B. CASE语句中必须要有WHEN OTHERS=>NULL；语句。
C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。
D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。
70. VHDL中,为目标变量赋值符号是 D 。
A. =:
B. =
C. <=
D.:=
71. 在VHDL中,可以用语句 D 表示检测clock下降沿。
A. clock’ event
B. clock’ event and clock=’1’
C. clock=’0’
D. clock’event and clock=’0’
72.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量， B 事先声明。 A. 必须 B. 不必 C. 其类型要 D.其属性要
73. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 A 次。
A. 8
B. 7
C. 0
D.1
74. 在VHDL中，PROCESS结构内部是由 B 语句组成的。
A. 顺序
B. 顺序和并行
C. 并行
D.任何
75. 执行MAX+PLUSII的 C 命令，可以对设计的电路进行仿真。
A.Creat Default Symbol
https://www.doczj.com/doc/559977079.html,piler
C.Simulator
D.Programmer
76. 在VHDL中，PROCESS本身是 C 语句。
A. 顺序
B.顺序和并行
C.并行
D.任何
77. 下面哪一个是VHDL中的波形编辑文件的后缀名 B 。
A. gdf
B. scf
C. sys
D. tdf
78. 在元件例化语句中，用 D 符号实现名称映射，将例化元件端口声明语句中的信号与PORT
MAP（）中的信号名关联起来。
A. =
B. :=
C. <=
D.=>
79.在VHDL中，含WAIT语句的进程PROCESS的括弧中 B再加敏感信号，否则则是非法的。
A. 可以
B.不能
C. 必须
D. 有时可以
80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 D 。
A. 综合
B. 编译
C. 仿真
D.被高层次电路设计调用
81.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时
网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为。
A. 编辑
B. 编译
C. 综合
D. 编程
82. VHDL文本编辑中编译时出现如下的报错信息
Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是 C 。
A. 错将设计文件的后缀写成.tdf 而非.vhd 。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
83. 执行下列语句后Q的值等于 D 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
……
E<=(2=>’0’, 4=>’0’, OTHERS=>’1’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
……
A．“11011011” B. “00110100” C. “11011001” D. “00101100”
84. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文
件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种
映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；
85. 关于VHDL中的数字，请找出以下数字中数值最小的一个：
A. 2#1111_1110#
B. 8#276#
C. 10#170#
D. 16#E#E1
86. 以下对于进程PROCESS的说法，正确的是： C 。
A. 进程之间可以通过变量进行通信
B. 进程内部由一组并行语句来描述进程功能
C. 进程语句本身是并行语句
D.一个进程可以同时描述多个时钟信号的同步时序逻辑
87. 进程中的信号赋值语句，其信号更新是。
A.按顺序完成；
B.比变量更快完成；
C.在进程的最后完成；
D.以上都不对。
88．关于VHDL中的数字，请找出以下数字中最大的一个：。
A．2#1111_1110# B.8#276# C. 0#170# D.6#E#E1
89．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。A．器件外部特性； B．器件的内部功能；C．器件的综合约束；
C．器件外部特性与内部功能。
90．下列标识符中， B 是不合法的标识符。
A. State0
B. 9moon
C. Not_Ack_0
D. signal
91．在VHDL中，IF语句中至少应有1个条件句，条件句必须由表达式构成。
A. BIT
B. STD_LOGIC
C. BOOLEAN
D. INTEGER
92. 在VHDL中 D 不能将信息带出对它定义的当前设计单元。
A. 信号
B. 常量
C. 数据
D. 变量
93.在VHDL中，为定义的信号赋初值，应该使用__D___ 符号。
A. =：
B. =
C. :=
D. <=
94.在VHDL中，一个设计实体可以拥有一个或多个 D
A. 设计实体
B. 结构体
C. 输入
D. 输出
95. 执行下列语句后Q的值等于 A 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
E<=(2=>’1’, 4=>’1’, OTHERS=>’0’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ……A．“11011011” B. “00110100” C. “11011001” D. “00101100”
96. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用表示的。A．小写字母和数字 B. 大写字母数字 C.大或小写字母和数字 D. 全部是数字
97. 执行MAX+PLUSII的 A 命令，可以为设计电路建立一个元件符号。
A． create default symbol B. simulator C. compiler D. timing analyzer 98. 在VHDL中，条件信号赋值语句WHEN_ELSE属于语句。
A．并行和顺序 B. 顺序 C. 并行 D. 不存在的
99. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 C 种逻辑值。
A． 2 B. 3 C. 9 D. 8
100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为。A．设计输入 B. 设计输出 C. 设计实体 D. 设计结构
一、填空题(本大题共10小题，每空1分，共20 分)
1．一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,
因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD芯片中，完成硬件设
计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工
程目录。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、选择题：(本大题共5小题，每小题3分，共15 分)。
11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）
A.仿真器
B.综合器
C.适配器
D.下载器
12．在执行MAX+PLUSⅡ的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. Simulator
C. Compiler
D.Timing Analyzer
13．VHDL常用的库是（A ）
A. IEEE
B.STD
C. WORK
D. PACKAGE
14．下面既是并行语句又是串行语句的是（ C ）
A.变量赋值
B.信号赋值
C.PROCESS语句
D.WHEN…ELSE语句
15．在VHDL中，用语句（D ）表示clock的下降沿。
A. clock’EVENT
B. clock’EVENT AND clock=’1’
C. clock=’0’
信号与变量的区别：
信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。变赋值语句在进程内或子程序内作为顺序语句，按顺序执行，与语句所处的位置有关。信号赋值符号为 <=，变量赋值符号位 := 。信号赋值符号用于信号赋值动作，不立即生效，变量赋值符号用于变量赋值动作，立即生效。
1、 FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。
2、 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；FPGA 的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。
3、大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过可编程乘积项逻辑实现其逻辑功能。基于SRAM的FPGA器件，每次上电后必须进行一次配置。FPGA内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。
4、目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：Altera，Xilinx。
5、硬件描述语言(HDL)是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多，如VHDL、Verilog HDL、AHDL
6、 WHEN_ELSE条件信号赋值语句和 IF_ELSE顺序语句的异同：
* WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。
* IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中
7、可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。原理图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑函数。
硬件描述语言的突出优点是：
* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；
* 具有很强逻辑描述和仿真功能，而且输入效率高，在不同设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉。
8、用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。
*所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。综合的过程也是设计目标的优化过程，其目的是将多个模块化设计文件合并为一个网表文件，供布局布线使用，网表中包含了目标器件中的逻辑单元和互连的信息。
*布局布线就是根据设计者指定的约束条件(如面积、延时、时钟等)、目标器件的结构资源和工艺特性，以最优的方式对逻辑元件布局，并准确地实现元件间的互连，完成实现方案(网表)到使实际目标器件(FPGA或CPLD)的变换。
9、基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
* 综合是EDA设计的关键步骤，综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD 相映射的功能网表文件。为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
10、构成一个完整的VHDL语言程序的五个基本结构：
实体(ENTITY)、结构体(ARCHITECURE)、配置(CONFIGURATION) 、库(LIBRARY) 、程序包 (PACKAGE) 。
*实体的由实体说明和结构体两部分组成。实体说明部分用于描述所设计系统的外部端口信号和参数的属性和设置，而结构体部分则定义了设计单元的具体功能、行为、数据流程或内部结构。
*结构体的三种描述方式，即行为级描述、数据流级描述和结构级描述。
*结构体通常由结构体名称、定义语句和并行处理语句构成。
*程序包用于存放各设计模块能共享的数据类型、常数、子程序等。
*库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在VHDL语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由用户生成或由ASIC芯片制造商提供，以便于在设计中为大家所共享。
*库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在VHDL语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由用户生成或由ASIC芯片制造商提供，以便于在设计中为大家所共享。
常用库：
(1)IEEE库：IEEE库主要包括std_logic_1164、numeric_bit、numeric_std等程序包，还有一些程序包非IEEE标准，但并入IEEE库，如std_logic_arich、std_logic_unsigned、
std_logic_signed。使用IEEE程序包，必须声明。
(2) std库：包含 standard textio程序包。Std库符合IEEE标准，应用中不必声明。
(3) work库：用户的VHDL设计先行工作库。
(4) vital 库：包含时序程序包vital_timing和vital_primitives。设计开发过程通常不用，每个设计实体都必须有各自完整的库说明语句和use语句。Use语句的使用将使说明的程序包对本设计实体部分全部开放，即是可视的。
11、VHDL的数据对象包括常量(constant)、变量(varuable) 和信号(signal) ，它们是用来存放各种类型数据的容器。
12、在VHDL的端口声明语句中，端口方向包括 in 、out 、buffer 、inout、linkage 。“BUFFER”为缓冲端口，与OUT类似，只是缓冲端口允许实体内部使用该端口信号，它可以用于输出，也可以用于端口信号的反馈。当一个结构体用“BUFFER”说明输出端口时，与其连接的另一个结构体的端口也要用BUFFER说明。以“LINKAGE”定义的端口不指定方向，无论哪个方向的信号都可以连接。
13、VHDL的PROCESS（进程）语句是由顺序语句组成的，但其本身却是并行语句。
14、VHDL的子程序有过程(PROCEDURE) 和函数(FUNCTION) 两种类型,具有可重载性特点。
15、图形文件的扩展名是 .bdf ；矢量波形文件的扩展名是 .vwf ；使用VHDL语言，文本设计文件的扩展名是 .vhd ；自建元件图形符号文件的扩展名.bsf；资源分配说明文件扩展名.qsf，
用文本打开它可以修改引脚编号；逻辑综合会生成．edf文件；双击.qpf文件可启动QuartusII
并打开已有工程。
16、图形编辑中模块间的连线有三种形式：节点线、总线和管道线
17、Quartus编译器编译FPGA工程最终生产两种不同用途的文件，它们分别是.sof和.pof。sof是SRAM Object File，下载到FPGA中，断电丢失。pof是Programmer Object File，下载到配置芯片中，上电重新配置FPGA。
18、FPGA过程中的仿真有三种：行为仿真、逻辑仿真、时序仿真。
19、IP核在EDA技术和开发中占有很重要地位，提供VHDL硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为软件IP。
1．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：（D）
A．①②③④ B.②①④③ C．④③②① D．②④③①
2．执行Quartus II的( B )命令，可以检查设计电路错误。
A Create Default Symbol
B Compiler----编译
C Simulator ----时序仿真
D Timing Analyzer ---时序分析
3.在设计输入完成后，应立即对设计文件进行（ C ）。
A编辑 B 编译 C 功能仿真 D时序仿真
4. 在VHDL中用（ C ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。
A输入 B 输出 C综合 D配置
5电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）及提高运行速度(即速度优化)，下列方法( A )不属于面积优化。
A 流水线设计
B 资源共享
C 逻辑优化
D 串行化
6不完整地IF语句，其综合结果可实现（）
A 时序逻辑电路
B 组合逻辑电路
C 双向电路
D 三态控制电路
7．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的（）。
A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B. 原理图输入设计方法一般是一种自底向上的设计方法；
C. 原理图输入设计方法无法对电路进行功能描述；
D. 原理图输入设计方法也可进行层次化设计。
8．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（C） A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；
C. 进程由说明部分、结构体部分、和敏感信号三部分组成；
D. 当前进程中声明的变量不可用于其他进程
9 IP核在EDA技术和开发中占有很重要的地位，提供VHDL硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为( C )
A 硬件IP
B 固件IP
C 软件IP
D 都不是
10 综合是EDA设计的关键步骤，下面对综合的描述中错误的是（）
A 综合就是把抽象设计中的一种表示转换成另一种表示的过程。
B 综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件。
C 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
11大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是（C）
A FPGA全称为复杂可编程逻辑器件
B FPGA是基于乘积项结构的可编程逻辑器件。
C 基于SRAM的FPGA器件，每次上电后必须进行一次配置。
D 在Altera公司生产的器件中，MAX7000系列属于FPGA结构
12 大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过（A）实现其逻辑功能。
A 可编程乘积项逻辑；
B 查找表(LUT)
C 输入缓冲
D 输出缓冲
13 进程中的信号赋值语句，其信号更新是（C）
A 按顺序完成 B比变量更快完成 C 在进程最后完成 D 都不对
14VHDL语言是一种结构化的语言，一个设计实体(电路模块)包括实体说明与结构体两部分，结构体描述（B）
A 器件的外部特性
B 器件的内部功能
C 器件的综合约束
D 器件外部特性与内部功能
D. clock’EVENT AND clock=’0’
三、名词解释题:（本大题共3题，每小题3分，共计9分）
16． EDA: 电子设计自动化
17．VHDL和FPGA: 超高速硬件描述语言现场可编程门阵列
1.一个项目的输入输出端口是定义在（）1-5 ACDCD 6-10 CCACA
A. 实体中；.
B. 结构体中；
C. 任何位置；
D. 进程中。
2. MAXPLUS2中编译VHDL源程序时要求( )
A. 文件名和实体可以不同名；
B. 文件名和实体名无关；
C. 文件名和实体名要相同；
D. 不确定。
3. VHDL语言中变量定义的位置是( )
A. 实体中中任何位置；
B. 实体中特定位置；
C. 结构体中任何位置；
D. 结构体中特定位置。
4.可以不必声明而直接引用的数据类型是( )
A. STD_LOGIC ；
B. STD_LOGIC_VECTOR；
C. BIT；
D. ARRAY。
5. MAXPLUS2不支持的输入方式是( )
A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。
6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( )
A. FPGA全称为复杂可编程逻辑器件；
B. FPGA是基于乘积项结构的可编程逻辑器件；
C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
7.下面不属于顺序语句的是( )
A. IF语句；
B. LOOP语句；
C. PROCESS语句；
D. CASE语句。
8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实
体体描述的是( )
A. 器件外部特性；
B. 器件的内部功能；
C. 器件的综合约束；
D. 器件外部特性与内部功能。
9. 进程中的信号赋值语句，其信号更新是( )
A. 按顺序完成；
B. 比变量更快完成；
C. 在进程的最后完成；
D. 都不对。
10. 嵌套使用IF语句，其综合结果可实现：( )
A. 带优先级且条件相与的逻辑电路；
B. 条件相或的逻辑电路；
C. 三态控制电路；
D. 双向控制
电路。
一、选择题：（20分）
1．下列是EDA技术应用时涉及的步骤：
A. 原理图/HDL文本输入;
B. 适配;
C. 时序仿真;
D. 编程下载;
E. 硬件测试;
F. 综合
请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：
A → ___F___ → ___B__ → ____C___ → D → ___E____
2．PLD的可编程主要基于A. LUT结构或者 B. 乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
FPGA 基于 ____A_____ CPLD 基于 ____B_____
3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：
一位热码状态机编码方式适合于 ____A____ 器件；
顺序编码状态机编码方式适合于 ____B____ 器件；
4．下列优化方法中那两种是速度优化方法：____B__、__D__
A. 资源共享
B. 流水线
C. 串行化
D. 关键路径优化
单项选择题：
5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文
件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种
映射关系不是唯一的。
D. 综合是纯软件的转换过程，与器件硬件结构无关；
6．嵌套的IF语句，其综合结果可实现___D___。
A. 条件相与的逻辑
B. 条件相或的逻辑
C. 条件相异或的逻辑
D. 三态控制电路
7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。D
A. idata <= “00001111”
B. idata <= b”0000_1111”;
C. idata <= X”AB”;
D. idata <= B”21”;
8．在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
9．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___
A. ROM
B. CPLD
C. FPGA
D.GAL
二、EDA名词解释，（10分）
写出下列缩写的中文（或者英文）含义：
1.ASIC 专用集成电路
2.FPGA 现场可编程门阵列
3.CPLD 复杂可编程逻辑器件
4.EDA 电子设计自动化
5.IP 知识产权核
6.SOC 单芯片系统
一、单项选择题
1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14
A. 功能仿真
B. 时序仿真
C. 逻辑综合
D. 配置
3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25
A. 软IP
B. 固IP
C. 硬IP
D. 全对
4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42
A. 可编程乘积项逻辑
B. 查找表（LUT）
C. 输入缓冲
D. 输出缓冲
6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274
A. 器件外部特性
B. 器件的内部功能
C. 器件外部特性与内部功能
D. 器件的综合约束
7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238
A. 流水线设计
B. 资源共享
C. 逻辑优化
D. 串行化
8. 进程中的信号赋值语句，其信号更新是___B____。P134
A. 立即完成
B. 在进程的最后完成
C. 按顺序完成
D. 都不对
9. 不完整的IF语句，其综合结果可实现__A__。P147
A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路
10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221
A. 一位热码编码
B. 顺序编码
C. 状态位直接输出型编码
D. 格雷码编码
二、VHDL程序填空
1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT ( CLK : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;
END CNT10;
ARCHITECTURE bhv OF CNT10 IS
SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN -- 边沿检测
IF Q1 > 10 THEN
Q1 <= (OTHERS => '0'); -- 置零
ELSE
Q1 <= Q1 + 1 ; -- 加1
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END bhv;
2. 下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY bmux IS
PORT ( sel : IN STD_LOGIC;
A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) ;
END bmux;
ARCHITECTURE bhv OF bmux IS
BEGIN
y <= A when sel = '1' ELSE
B;
END bhv;
三、VHDL程序改错
仔细阅读下列程序，回答问题
LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4
CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11
BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13
TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16
OUTLED : PROCESS(TMP) -- 17
BEGIN -- 18 CASE TMP IS -- 19
WHEN "0000" => LED7S <= "0111111"; -- 20
WHEN "0001" => LED7S <= "0000110"; -- 21
WHEN "0010" => LED7S <= "1011011"; -- 22
WHEN "0011" => LED7S <= "1001111"; -- 23
WHEN "0100" => LED7S <= "1100110"; -- 24
WHEN "0101" => LED7S <= "1101101"; -- 25
WHEN "0110" => LED7S <= "1111101"; -- 26
WHEN "0111" => LED7S <= "0000111"; -- 27
WHEN "1000" => LED7S <= "1111111"; -- 28
WHEN "1001" => LED7S <= "1101111"; -- 29
END CASE; -- 30 END PROCESS; -- 31 END one; -- 32 1.在程序中存在两处错误，试指出，并说明理由：
第14行 TMP附值错误
第29与30行之间，缺少WHEN OTHERS语句
2.修改相应行的程序：
错误1 行号：9程序改为：
TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);
错误2 行号： 29 程序改为：
该语句后添加 WHEN OTHERS => LED7S <= "0000000";
四、阅读下列VHDL程序，画出原理图（RTL级）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HAD IS
PORT ( a : IN STD_LOGIC;
b : IN STD_LOGIC;
c : OUT STD_LOGIC;
d : OUT STD_LOGIC);
END ENTITY HAD;
ARCHITECTURE fh1 OF HAD IS
BEGIN
c <= NOT(a NAND b);
d <= (a OR b)AND(a NAND b);
END ARCHITECTURE fh1;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口：clk 时钟信号
rst 异步复位信号
en 计数使能
load 同步装载
data （装载）数据输入，位宽为10 输出端口：q 计数输出，位宽为10
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT1024 IS
PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC;
DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END CNT1024;
ARCHITECTURE ONE OF CNT1024 IS
BEGIN
PROCESS (CLK, RST, EN, LOAD, DATA)
VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);
BEGIN
IF RST = '1' THEN
Q1 := (OTHERS => '0');
ELSIF CLK = '1' AND CLK'EVENT THEN
IF LOAD = '1' THEN
Q1 := DATA;
ELSE
IF EN = '1' THEN
Q1 := Q1 + 1;
END IF;
END IF;
END IF;
Q <= Q1;
END PROCESS;
END ONE;
2.看下面原理图，写出相应VHDL描述
e
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TRI_STATE IS
PORT ( E, A : IN STD_LOGIC;
Y : INOUT STD_LOGIC;
B : OUT STD_LOGIC);
END TRI_STATE;
ARCHITECTURE BEHAV OF TRI_STATE IS
BEGIN
PROCESS (E, A, Y)
BEGIN
IF E = '0' THEN
B <= Y;
Y <= 'Z';
ELSE
B <= 'Z';
Y <= A;
END IF;
END PROCESS;
END BEHAV;
六、综合题
下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双口RAM （adram ）。控制器（control ）是一个状态机，完成AD574的控制，和adram 的写入操作。Adram 是一个LPM_RAM_DP 单元，在wren 为’1’时允许写入数据。试分别回答问题 放大
采样/保持AnalogIn 信号预处理
FPGA采集控制adram （lpm_ram_dp）Control AD574CS
ADData 12CE
A0
RC
K12_8
地址计数器
CLK ClkInc Cntclr wraddr 10wren rddata 12rddata rdaddr 10121STATUS
下面列出了AD574的控制方式和控制时序图 AD574逻辑控制真值表（X 表示任意）
CE
CS RC K12_8 A0 工 作 状 态 0
X X X X 禁止 X 1 X X X 禁止
1 0 0 X 0 启动12位转换
1 0 0 X 1 启动8位转换
1 0 1 1 X 12位并行输出有效
1 0 1 0 0 高8位并行输出有效
1 0 1 0 1 低4位加上尾随4个0有效
AD574工作时序：
1.要求AD574工作在12位转换模式，K12_8、A0在
control中如何设置
K12_8为‘1’，A0为‘0’
2.试画出control的状态机的状态图
类似书上图8-4
3.对地址计数器模块进行VHDL描述
输入端口：clkinc 计数脉冲
cntclr 计数器清零
输出端口：rdaddr RAM读出地址，位宽10位
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity addr_cnt is
port ( clkinc, cntclr : in std_logic;
wraddr : out std_logic_vector (9 downto 0) );
end addr_cnt;
architecture one of addr_cnt is
signal tmp : std_logic_vector (9 downto 0);
begin
process (clkinc, cntclr)
begin
if clkinc'event and clkinc = '1' then
if cntclr = '1' then
tmp <= (others => '0');
else
tmp <= tmp + 1;
end if;
end if;
end process;
wraddr <= tmp;
end one;
4.根据状态图，试对control进行VHDL描述
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity control is
port ( addata : in std_logic_vector (11 downto 0);
status, clk : in std_logic;
cs, ce, a0, rc, k12_8, clkinc : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end control;
architecture behav of control is
type con_st is (s0, s1, s2, s3, s4);
signal cst, nst : con_st;
signal lock : std_logic;
signal reg12 : std_logic_vector (11 downto 0);
begin
a0 <= '0';
k12_8 <= '1';
ce <= '1';
cs <= '0';
REGP : process (clk)
begin
if clk'event and clk = '1' then
cst <= nst;
end if;
end process;
COMP : process (cst, status, addata)
begin
case (cst) is
when s0 => rc <= '1'; lock <= '0'; nst <= s1;
when s1 => rc <= '0'; lock <= '0'; nst <= s2;
when s2 => if status = '1' then nst <= s3; end if;
rc <= '1'; lock <= '0';
when s3 => rc <= '1'; lock <= '1'; nst <= s4;
when s4 => rc <= '1'; lock <= '0'; nst <= s0;
when others => nst <= s0;
end case;
end process;
LOCKP : process (lock)
begin
if lock = '1' and lock'event then
reg12 <= addata;
end if;
end process;
rddata <= reg12;
clkinc <= lock; --(或者为NOT LOCK，延后半个时钟)
end behav;
5.已知adram的端口描述如下
ENTITY adram IS
PORT
(
data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址
wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据
);
END adram;
试用例化语句，对整个FPGA采集控制模块进行VHDL描述
library ieee;
use ieee.std_logic_1164.all;
entity daco is
port ( clk, cntclr, status : in std_logic;
addata : in std_logic_vector (11 downto 0);
rdaddr : in std_logic_vector (9 downto 0);
cs, ce, a0, rc, k12_8 : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end daco;
architecture one of daco is
component control is
port ( addata : in std_logic_vector (11 downto 0);
status, clk : in std_logic;
cs, ce, a0, rc, k12_8, clkinc : out std_logic;
rddata : out std_logic_vector (11 downto 0) );
end component;
component addr_cnt is
port ( clkinc, cntclr : in std_logic;
wraddr : out std_logic_vector (9 downto 0) );
end component;
component adram IS PORT
(data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据
wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址
rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址wren : IN STD_LOGIC := '1'; -- 写使能
q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据 );
END component;
signal rds : std_logic_vector (11 downto 0);
signal clkinc : std_logic;
signal wraddr : std_logic_vector (9 downto 0);
begin
（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数
武科大EDA系统设计试卷及答案 一、单项选择题：（20分） 1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D_____。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。 A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.都不对。 5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B______。 A.器件外部特性； B.器件的内部功能； C.器件的综合约束； D.器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现____ A ____。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_____ B____。 ①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A. ①③ ⑤ B. ②③④ C. ②⑤ ⑥ D. ①④⑥ 8．下列标识符中，_____B_____是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D.
EDA期末试卷 一、填空题 1．一般把EDA技术的发展分为MOS时代、CMOS 代和ASIC 三个阶段。 2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。 3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。 4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。 6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。 7．以EDA方式设计实现的电路设计文件，最终可以编程下载 到FPGA 和CPLD 芯片中，完成硬件设计和验证。 8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。9．在PC上利用VHDL进行项目设计，不允许在根目 录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。 二、选择题：。 11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合 器 C.适配器 D.下载器12．在执行MAX+PLUSⅡ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol B. Simulator C. Compiler D. Timing Analyzer 13．VHDL常用的库是（A ） A. IEEE B.STD C. WORK D. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ） A.变量赋值 B.信号赋值 C.PROCESS语 句 D.WHEN…ELSE语句 15．在VHDL中，用语句（D ）表示clock的下降沿。
班级 学号 姓名 密 封 线 内 不 得 答 题 一、单项选择题（30分） 1．以下描述错误的是 C A ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境 B ．Altera 是世界上最大的可编程逻辑器件供应商之一 C ．MAX+plusII 是Altera 前一代FPGA/CPL D 集成开发环境QuartusII 的更新换代新产品 D ．QuartusII 完全支持VHDL 、Verilog 的设计流程 2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 B A ．ModelSim B ．Leonardo Spectrum C ．Active HDL D ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A ．ispLSI 系列器件 B ．MAX 系列器件 C ．XC9500系列器件 D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 B A ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B ．信号的定义范围是结构体、进程 C ．除了没有方向说明以外，信号与实体的端口概念是一致的 D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A ．Moore 型状态机其输出是当前状态和所有输入的函数 B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C ．Mealy 型状态机其输出是当前状态的函数 D ．以上都不对 6．下列标识符中， B 是不合法的标识符。 A ．PP0 B ．END C ．Not_Ack D ．sig 7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。 A ．CPLD 即是现场可编程逻辑器件的英文简称 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPL D 是从GAL 的结构扩展而来 D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件 C ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF 语句，其综合结果可实现 A 。 A ．带优先级且条件相与的逻辑电路 B ．条件相或的逻辑电路 C ．三态控制电路 D ．双向控制电路 10．在VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D 。 A ．if clk'event and clk = ‘1’ then B ．if falling_edge(clk) then C ．if clk’event and clk = ‘0’ then D ．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA 软件的FPGA / CPLD 设计流程 B A ．原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试 B ．原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试； D ．原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试 12．在VHDL 语言中，下列对进程（PROCESS ）语句的语句结构及语法规则的描述中，正确的是 A 。 A ．PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B ．敏感信号参数表中，应列出进程中使用的所有输入信号 C ．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D ．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A ．进程语句 B ．CAS E 语句 C ．元件例化语句 D ．WHEN …ELSE …语句 14．VHDL 语言共支持四种常用库，其中哪种库是用户的VHDL 设计现行工作 库 D A ．IEEE 库 B ．VITAL 库 C ．STD 库 D ．WORK 库 15．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A ．器件外部特性 B ．器件的综合约束 C ．器件外部特性与内部功能 D ．器件的内部功能 二、EDA 名词解释，写出下列缩写的中文含义（10分） 1．CPLD ：复杂可编程逻辑器件 2．ASIC ：专用集成电路 3．LUT ：查找表 4．EDA ：电子设计自动化 5．ROM ：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD 码加法计数器VHDL 描述，请补充完整
2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合
1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACA A. 实体中；. B. 结构体中； C. 任何位置； D. 进程中。 2. MAXPLUS2中编译VHDL源程序时要求( C ) A. 文件名和实体可以不同名； B. 文件名和实体名无关； C. 文件名和实体名要相同； D. 不确定。 3. VHDL语言中变量定义的位置是(D ) A. 实体中中任何位置； B. 实体中特定位置； C. 结构体中任何位置； D. 结构体中特定位置。 4.可以不必声明而直接引用的数据类型是(C ) A. STD_LOGIC ； B. STD_LOGIC_VECTOR； C. BIT； D. ARRAY。 5. MAXPLUS2不支持的输入方式是(D ) A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。 6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C ) A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 7.下面不属于顺序语句的是( C ) A. IF语句； B. LOOP语句； C. PROCESS语句； D. CASE语句。 8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A ) A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。 9. 进程中的信号赋值语句，其信号更新是( C ) A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 10. 嵌套使用IF语句，其综合结果可实现：(A ) A. 带优先级且条件相与的逻辑电路； B. 条件相或的逻辑电路； C. 三态控制电路； D. 双向控制电路。 一、单项选择题：（20分） 1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述
这是长期总结的EDA期末考试试题 试题一 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。 (3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN
附带： 一．问答题 1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ ●信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内 或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 ●信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。 变量，赋值符号用于变量赋值动作，立即生效。 2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ ●进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号 间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。 3什么是库、程序包、子程序、过程调用和函数调用？ ●库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、 调用。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。过程调用、函数调用都是子程序调用。 二．改错题 1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的 信号，请判断下面给出的CASE语句程序片段：
●CASE sel IS ●WHEN“00”=>q<=a； ●WHEN“01”=>q<=b； ●WHEN“10”=>q<=c； ●WHEN“11”=>q<=d； ●END CASE； ●答案：CASE语句缺“WHEN OTHERS”语句。 2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： ●LIBRARY IEEE； ●USE IEEE.STD_LOGIC_1164.ALL； ●ENTITY add IS ● PORT（data_in1, data_in2：IN INTEGER； ● data_out：OUT INTEGER）； ●END add； ●ARCHTECTURE add_arch OF add IS ●CONSTANT a:INTEGER<=2； ●BEGIN ●data_out<=( data_in1+ data_in2) * a； ●END addsub_arch； 答案：常量声明时赋初值的“<=”符号应改用“:=”符号。 3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段： ●ARCHITECTURE test_arch OF test IS ●BEGIN ●SIGNAL B：STD_LOGIC； ●Q<= B； END test_arch 答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。 4.已知A和Q均为BIT类型的信号，请判断下面的程序片段： ●ARCHITECTURE archtest OF test IS ●BEGIN ●CASE A IS ●WHEN ‘0’=>Q<=‘1’； ●WHEN ‘1’=>Q<=‘0’； ●END CASE； ●END archtest； 答案：CASE语句应该存在于进程PROCESS内。 三．程序设计 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
《EDA》期末试卷 一、选择题（每小题3分，共30分） 1、在下图中，F0的逻辑关系为： A．A0⊕A1 B.A0⊙A1 C.A0·A1 D.A0·A1 2、在VHDL中，用语句()表示clock的下降沿。 A.clock='1' B.clock'EVENT AND clock='1' C.clock='0' D.clock'EVENT AND clock='0' 3、如果p1=’1’，p2=’1’,则执行z <= a WHEN p1 = '1' ELSE b WHEN p2 = '1' ELSE c ;之后z 的值为： A.a B.b C.c D.不确定 4、进程中的信号赋值语句，其信号更新是： A．按顺序完成 B.比变量更快完成 C.在进程最后完成 D.都不对 5、不完整的IF语句，其综合结果可实现： A.时序逻辑电路 B.组合逻辑电路 C.双向电路 D.三态控制电路 6、reg的数据类型为std_logic_vector(7 downto 0),初值为FF，执行reg(0)<=’0’;reg(7 downto 1)<=reg(6 downto 0);之后，reg的值为： A．FF B.FE C.FC D.FD 7、在VHDL中()不能将信息带出对它定义的当前进程。 A. 信号 B. 常量 C. 数据 D. 变量 8、执行下列语句后Q的值等于: …… SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); …… E<=(2=>’1’, 4=>’1’, OTHERS=>’0’); Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); …… A.”11011011” B.”00110100” C.”11011001” D.”00101100” 9、在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 A.idata <= “00001111”; B.idata <= b”0000_1111”; C.idata <= X”AB”; D.idata <= B”21”; 10、在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。
一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MA TLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR 语句 11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程
一、单项选择题（30分） 1．以下描述错误的是 C A．QuartusII是Altera提供的FPGA/CPLD集成开发环境 B．Altera是世界上最大的可编程逻辑器件供应商之一 C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品 D．QuartusII完全支持VHDL、Verilog的设计流程 2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A．ispLSI系列器件 B．MAX系列器件 C．XC9500系列器件 D．FLEX系列器件 4．以下关于信号和变量的描述中错误的是 B A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B．信号的定义范围是结构体、进程 C．除了没有方向说明以外，信号与实体的端口概念是一致的 D．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对 6．下列标识符中， B 是不合法的标识符。 A．PP0 B．END C．Not_Ack D．sig 7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 C 。 A．CPLD即是现场可编程逻辑器件的英文简称 B．CPLD是基于查找表结构的可编程逻辑器件 C．早期的CPLD是从GAL的结构扩展而来 D．在Altera公司生产的器件中，FLEX10K 系列属CPLD结构 8．综合是EDA设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF语句，其综合结果可实现 A 。 A．带优先级且条件相与的逻辑电路 B．条件相或的逻辑电路 C．三态控制电路 D．双向控制电路 10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1’ then B．if falling_edge(clk) then C．if clk’event and clk = ‘0’ then D．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试12．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。 A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B．敏感信号参数表中，应列出进程中使用的所有输入信号 C．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A．进程语句 B．CASE语句 C．元件例化语句 D．WHEN…ELSE…语句 14．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 D A．IEEE库 B．VITAL库C．STD库D．WORK库15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性 B．器件的综合约束 C．器件外部特性与内部功能 D．器件的内部功能 二、EDA名词解释，写出下列缩写的中文含义（10分） 1．CPLD：复杂可编程逻辑器件 2．ASIC：专用集成电路 3．LUT：查找表 4．EDA：电子设计自动化 5．ROM：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD码加法计数器VHDL描述，请补充完整
EDA(FPGA)期末考试试题
这是长期总结的EDA期末考试试题 试题一 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。 (3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS
eda期末考试试卷及答案 (A卷) D( WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范 赣南师范学院围 7(以下哪个程序包是数字系统设计中最重要最常用的程序包 B 2010—2011学年第一学期期末考试试卷(A卷)(闭卷) A(STD_LOGIC_ARITH 班级 B(STD_LOGIC_1164 学号年级 2008 专业电子科学与技术 (本)课程名称 EDA技术基础 C(STD_LOGIC_UNSIGNED 姓名 D(STD_LOGIC_SIGNED 题号一二三四五总分密 8(基于EDA软件的FPGA / CPLD设计流程为:原理图/HDL文本输入? A ? 得分封线内综合?适配?时序仿真?编程下载?硬件测试。 A(功能仿真 B(逻辑综合 C(配置 D(引脚锁定不得答阅卷人 9(不完整的IF 语句，其综合结果可实现 D 题注意事项:1、教师出题时请勿超出边界虚线; A(三态控制电路 B(条件相或的逻辑电路 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线; C(双向控制电路 D(时序逻辑电路 3、答题请用蓝、黑钢笔或圆珠笔。 10(下列语句中，属于并行语句的是 A 一、单项选择题(30分，每题2分) A(进程语句 B(IF语句 C(CASE语句 D(FOR语句 1(以下关于适配描述错误的是 B 11(综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表 A(适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使示转化成另一种表示的过程;在下面对综合的描述中， C 是错误的。之产生最终的下载文件 A(综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本B(适配所选定的目标器件可以不属于原综合器指定的目标器件系列结构相映射的网表文件 C(适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 B(综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映D(通常，EDAL软件中