课程设计（报告）任务书
（理工科类）
Ⅰ、课程设计（报告）题目：
实时时钟电路的设计
Ⅱ、课程设计（论文）工作内容
一、课程设计目标
《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用脱节的局面。《HDL项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。
二、课程设计任务与要求
（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；
（2）为了演示方便，应具有分钟、小时快进功能；
（3）时、分、秒设置功能（选作）。
三、课程设计考核
平时20%；验收40%；报告40%
摘要
数字钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于Verilog HDL的多功能数字钟，完成时、分、秒的显示功能。设计利用Verilog HDL 语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。通过Quartus II 5.0和ModelSim SE 6.1f软件完成仿真、综合。程序下载到FPGA芯片后，可用于实际的数字钟显示中。
此次设计的逻辑结构主要由分频器、计数器和译码显示器三个模块构成。分频模块将50Mhz系统基准时钟分频产生两路时钟信号，一路是1HZ的数字钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对1HZ的时钟信号进行计时，分为时、分、秒三个部分；译码显示模块采用动态扫描的方式完成数码管的显示。最后通过主模块调用三个子模块函数完成整个设计。
【关键词】硬件描述语言FPGA 数字钟动态显示
ABSTRACT
The digital clock is often used in People's Daily life of the course, the timing tool design is based on the multi-function digital clock Verilog HDL, complete, minutes and seconds display function. Design Verilog HDL language using the top-down design concept, the hardware description language as the good readability and portability and easy to understand, etc. Through the Quartus II 5.0 and ModelSim SE 6.1 f software simulation, and comprehensive. Download to FPGA chips can be used after the actual, digital clock shows.
The design of the logic structure consists mainly of prescaler, counter and decoding display three modules. 50Mhz system frequency module will produce benchmark clock clock signal, two 1HZ way is the digital clock frequency, dynamic display of digital tube is scanning. Timer modules for 1HZ clock signal timing, when into three parts, minutes and seconds, Decode display module USES dynamic scanning of the digital display. Through the main module calling three modules function complete the whole design.
【Key words】Hardware description language FPGA A digital clock Dynamic display
目录
第一章系统设计 (5)
第一节课题目标及总体方案 (5)
第二节系统模块实现方案对比及实现 (6)
一、分频模块实现方案 (6)
二、计时模块实现方案 (8)
三、译码显示模块的实现 (15)
第三节系统及各模块方框图说明 (18)
第二章结果与讨论 (21)
第一节调试现象及解决分析 (21)
一、编写程序过程中出现的语法问题 (21)
二、方案实现过程中出现的问题 (21)
第二节相关数据分析 (23)
第三节系统整体实现 (23)
心得体会 (24)
参考文献 (25)
附录 (26)
第一章系统设计
第一节课题目标及总体方案
目前，电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法得到迅猛发展。本次设计课题目标完成是基于Verilog HDL语言的多功能数字钟的设计，通过数码管实时显示时、分、秒，具有小时和分钟快进功能。设计遵循Verilog HDL语言的设计理念，代码具有良好的可读性和易理解性。
系统主要分三个模块实现，分别是分频模块、计数模块、译码显示模块。分频模块用来提供计时电路工作时钟（1HZ）和数码管动态显示的扫描频率（200HZ —500HZ），计数模块是对1s信号源进行秒、分、时的计时，译码显示模块是通过控制信号控制八个数码管的位选、段选来实现对译码后的计时信号进行动态显示。主函数通过调用三个子模块来实现整体的系统功能。
第二节系统模块实现方案对比及实现
一、分频模块实现方案
分频模块用于为系统的实现提供稳定的工作频率和计时信号源，要求产生两路不同频率的信号，分频为1HZ频率的信号作为计时模块的信号源，200HZ的信号用于数码管动态显示的扫描频率。
方案一：
定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。
parameter C_COUNT=25'd500_00_000;//定义变量C_COUNT并给该变量设定计数值点always @ (posedge clock)
begin
if(counter==0)
begin
counter<=C_COUNT;//减计数到0后对该变量进行重置
clkdiv<=~clkdiv; //对输出信号取反一次
end
else
counter<=counter-1; //对变量减计数
end
方案二：
定义变量并且设定一个上限值，每次加计数到该上限值时，输出该计数值的最高位
parameter DIV_SIZE=25;
always@(posedge clock)
counter=counter+1；
assign clkdiv=counter[DIV_SIZE-1];
方案比较：
方案二能够产生准确的1HZ的频率且在程序实现上较为简单，但在产生数码管动态显示的扫描频率时可调度不如方案一，即在调节200HZ-500HZ范围内的频率时DIV_SIZE变量的值不便于计算；方案一实现分频信号的设计思路简单易懂，且变量值易于计算和调节。
故采用方案一。
分频模块的实现：
module clkgen (clock,clkdiv,clk500);
input clock;
output clkdiv;
output clk500;
reg [31:0] counter1;
reg clkdiv;
reg clk500;
reg [31:0] counter0;
parameter C_COUNT0=25'd500_00_000;//变量0用于产生1HZ的信号parameter C_COUNT1=25'd100_000;//变量1用于产生500HZ的信号
/********产生1HZ频率的信号*********/
always @ (posedge clock)
begin
if(counter0==0)
begin
counter0<=C_COUNT0;
clkdiv<=~clkdiv;
end
else
counte0<=counter0-1;
end
/********产生500HZ频率的信号*********/
always @ (posedge clock)
begin
if(counter1==0)
begin
counter1<=C_COUNT1;
clk500<=~clk500;
end
else
counter1<=counter1-1;
end
endmodule
在该程序段中，只要更改变量counter的值，就可以改变输出频率。适当调节counter1的值，使得数码管动态显示在一个最佳的显示状态。变量counter的计算方法是：已知所需要的频率，根据公式（counter值=系统基准频率/所需频率）即可求得变量值。
二、计时模块实现方案
计时模块是对1s的信号源进行秒计时，计时满后向上进位的设计思想
方案一：
计时采用十进制数计时，然后分别对时、分、秒三个数进行取余数、取除数，分别得到三个数的高位和低位
always@(posedge clkdiv or negedge reset)
begin
if(!reset)//判断是否为复位信号
begin
cnth=8'd0; //将小时信号清零
hH=cnth/10; //取除操作求得小时信号的高位
hL=cnth%10; //取余操作求得小时信号的低位
cntm=8'd0;
mH=cntm/10;
mL=cntm%10;
cnts=8'd0;
sH=cnts/10;
sL=cnts%10;
end
else
begin
if(cnts==59) //判断秒钟信号是否计满
begin
begin
cnts<=8'd0; //秒信号清零
sH=cnts/10;
sL=cnts%10;
end
begin
if(cntm==59) //判断分信号是否计满begin
begin
cntm<=8'd0; //分信号清零
mH=cntm/10;
mL=cntm%10;
end
begin
if(cnth==23) //判断小时信号是否计满
begin
cnth<=8'd0; //小时信号清零
hH=cnth/10;
hL=cnth%10;
end
else
begin
cnth<=cnth+8'd1;
hH=cnth/10;
hL=cnth%10;
end
end
end
else
begin
cntm=cntm+8'd1;
mH=cntm/10;
mL=cntm%10;
end
end
end
else
begin
cnts=cnts+1'd1;
sH=cnts/10;
sL=cnts%10;
end
end
end
方案二：
计时分每个信号的高低位进行判断及计时
if(sL==9)
begin
sL<=0;
if(sH==5)
begin
sH<=0;
if(mL==9)
begin
mL<=0;
if(mH==5)
begin
mH<=0;
if(hL==9)
begin
hL<=0;
hH<=hH+1;
end
else if(hL==3&&hH==2)
begin
hL<=0;
hH<=0;
end
else hL<=hL+1;
end
else mH<=mH+1;
end
else mL<=mL+1;
end
else sH<=sH+1;
end
else sL<=sL+1; end
方案比较：
方案一在思路方面较为通俗易懂，且判断过程简短明了，但在程序中使用的进制数较多，进制转换时容易混乱，在最终的显示时出现毛刺干扰现象，且该方案中不便于增加小时和分钟的调节信号，方案最终失败。方案二虽然判断复杂，但没有进制混杂引起的毛刺现象，在最终的数码管显示时较为稳定。综合考虑，使用方案二。
时钟调节模块的实现：
module counter(clkdiv,reset,S1,S2,hH,hL,mH,mL,sH,sL);
input clkdiv;
input reset;
input S1;
input S2;
output hH;
output hL;
output mH;
output mL;
output sH;
output sL;
reg hH;
reg hL;
reg mH;
reg mL;
reg sH;
reg sL;
reg [7:0] cnth;//十进制的小时信号
reg [7:0] cntm;//十进制的分钟信号
reg [7:0] cnts;//十进制的秒信号
always@(posedge clkdiv or negedge rst)
/******判断是否为复位信号********/
if(!rst)
begin
sL<=0;
sH<=0;
mL<=0;
mH<=0;
hL<=0;
hH<=0;
end
/******判断是否为小时调节信号********/
else
begin
if(!S1)
begin
if(hL==9)
begin
hL<=0;
hH<=hH+1;
end
else if(hL==3&&hH==2)
begin
hL<=0;
hH<=0;
end
else
hL<=hL+1;
end
/******判断是否为分钟调节信号********/ else if(!S2)
begin
if(mL==9)
begin
mL<=0;
if(mH==5)
mH<=0;
else
mH<=mH+1;
end
else
mL<=mL+1;
end
else if(sL==9)
begin
sL<=0;
if(sH==5)
begin
sH<=0;
if(mL==9)
begin
mL<=0;
if(mH==5)
begin
mH<=0;
if(hL==9)
begin
hL<=0;
hH<=hH+1;
end
else if(hL==3&&hH==2)
begin
hL<=0;
hH<=0;
end
else hL<=hL+1;
end
else mH<=mH+1;
end
else mL<=mL+1;
end
else sH<=sH+1;
end
else sL<=sL+1;
end
endmodule
三、译码显示模块的实现
译码显示模块采用的是数码管的动态扫描方式，定义变量COM来控制数码管显示的位选信号（通过变量Uweixuan来给数码管的各个位选位送出低电平信号）。由于试验箱上的八个数码管是每四个的位选端连接在一起，分为两组数码管，所以定义两个变量show_temp_H和show_temp_L来分别控制两组数码管，该变量决定了哪个数码管显示哪个信号，再根据这两个变量判断显示的是哪一组数码管，确定之后通过送入的数据利用变量HIGH和LOW控制数码管的段选信号完成译码显示工作。
module decode(clk500,reset,hH,hL,mH,mL,sH,sL,HIGH,LOW,COM);
input clk500;
input reset;
input hH,hL;//小时的高、低位信号
input mH,mL;//分钟的高、低位信号
input sH,sL;//秒的高、低位信号
output [6:0] HIGH,LOW;//分别控制两组数码管的段选信号
output [7:0] COM;//控制数码管的位选信号
reg [7:0] show_temp_H,show_temp_L;//定义的内部变量，决定数码管上显示的信号reg [7:0] COM;
reg [7:0] Uweixuan;//通过控制COM变量给数码管的位选位送出高低电平
reg [2:0] sm;//扫描变量
reg [6:0] HIGH;//控制高四位数码管的段选信号
reg [6:0] LOW;//控制低四位数码管的段选信号
always@(posedge clk200)
begin
if(sm==3'b111)
sm<=3'b000;
else
sm<=sm+3'b001;
Uweixuan<=Uweixuan<<1;
//通过对变量的左移操作依次给数码管的位选位送高电平
if(Uweixuan==8'b0000_0000)
Uweixuan<=8'b0000_0001; //给Uweixuan变量设定的初值COM=~Uweixuan;
//共阴极数码管显示的位选信号应为低电平，故对Uweixuan变量进行取反操作end
always@(sm)
begin
case(COM)
8'b1111_1110:show_temp_H=sL;
//最低位的数码管用于显示秒信号的低位
8'b1111_1101:show_temp_H=sH;
8'b1111_1011:show_temp_H=4'b1010;
8'b1111_0111:show_temp_H=mL;
8'b1110_1111:show_temp_L=mH;
8'b1101_1111:show_temp_L=4'b1010;
8'b1011_1111:show_temp_L=hL;
8'b0111_1111:show_temp_L=hH;
//最高位的数码管用于显示小时信号的高位
endcase
end
always@(show_temp_H)//高四位的数码管显示
begin
case(show_temp_H)
4'b0000:HIGH=~7'b011_1111;
4'b0001: HIGH =~7'b000_0110;
4'b0010: HIGH =~7'b101_1011;
4'b0011: HIGH =~7'b100_1111;
4'b0100: HIGH =~7'b110_0110;
4'b0101: HIGH =~7'b110_1101;
4'b0110: HIGH =~7'b111_1101;
4'b0111: HIGH =~7'b000_0111;
4'b1000: HIGH =~7'b111_1111;
4'b1001: HIGH =~7'b110_1111;
4'b1010: HIGH =~7'b100_0000;
default HIGH =~7'b000_0000;
endcase
end
always@(show_temp_L)//低四位的数码管显示
begin
case(show_temp_L)
4'b0000:LOW=~7'b011_1111;
4'b0001: LOW =~7'b000_0110;
4'b0010: LOW =~7'b101_1011;
4'b0011: LOW =~7'b100_1111;
4'b0100: LOW =~7'b110_0110;
4'b0101: LOW =~7'b110_1101;
4'b0110: LOW =~7'b111_1101;
4'b0111: LOW =~7'b000_0111;
4'b1000: LOW =~7'b111_1111;
4'b1001: LOW =~7'b110_1111;
4'b1010: LOW =~7'b100_0000;
default LOW =~7'b000_0000;
endcase
end
endmodule
第三节系统及各模块方框图说明
分频模块：输入信号为系统基准时钟50MHZ
输出为1HZ频率和200HZ-500HZ频率两路信号
mL
sH
sL
计时模块：输入信号1s时钟信号clkdiv，复位信号reset，小时调节信号S1，分钟调节信号S2
输出信号为小时信号的高、低位hH、hL，分钟信号的高、低位mH、mL，秒信号的高、低位sH、sL
clk500
reset
hH
hL
mH
mL
sH
sL
译码显示模块：输入信号该模块工作频率500HZ，复位信号reset，小时信号的高、低位hH、hL，分钟信号的高、低位mH、mL，秒信号的高、低位sH、sL
输出信号为八个数码管的位选控制信号COM，高四位数码管显示的段选信号HIGH，低四位数码管显示的段选信号LOW
系统功能实现：主函数的输入信号为系统基准时钟信号、复位信号、小时调节信号、分钟调节信号。
输出信号为数码管的位选控制信号COM、高四位数码管的段选控制信号HIGH、低四位数码管的段选控制信号LOW。
河北科技大学 课程设计报告 学生姓名：学号: 专业班级: 电子信息科学与工程 课程名称：微型计算机原理及应用 学年学期： 2 ０１ 1 —２０１2 学年第1 学期 指导教师: 20 0 1 １年 1 2月 课程设计成绩评定表
目录 一、课设题目及目的………………………………….４ 二、设计任务………………………………………….４ 三、总框图及设计流程 (4) 四、?源程序清单 (6) 五、?调试结果及显示 (19) 六、?个人贡献………………………………………….１9 七、课程设计总结及体会 (21) 一、课设题目及目的 实习题目：数字时钟程序 实习目的:通过实习，使我们进一步弄懂所学到的课本知识,巩固和深化对8０8６系统的指令系统、中断系统、键盘／显示系统、程序设计、应用开发等基本理论知识的理解,提高汇编语言应用于技术的实践操作技能,掌握汇编语言应用系统设计、研制的方法,培养利用科技革新、开发和创新的基本能力,为毕业后从事与其相关的工作打下一定的基础。
二、课设任务 本课题为利用汇编语言设置时钟程序，其显示效果为：截取系统时间，能以时、分、秒（其中时为24小时制）的形式显示，并且通过合理的操作能修改时和分的内容来修改时间。再有，可以给它设定一个ALARM时间,到这个时间它就能产生信号,起到定时作用,。除此之外还能显示日期,日期分为年、月、日，其显示方式为xｘｘx年xx 月xx日。 ' *
DB ＇******＊****PREＳS EＳＣBＵTＴＯN ＴO EXIT***＊****＊**＊**＇,0AH,0ＤH,'$' TN DＢ'PLEAＳE ＩNＰＵT THE NＥW TＩMＥ(HH：ＭＭ：ＳS）：＇，0DH,0AH，'$' TＭＤＢ'PLEＡSE IＮPUT TＨE AＬARM TIME (ＨH：MM:SS）:',0DH,0AＨ,'$＇ MUSＩCMＥSS DB'ＰLEASE ＣHＯＯＳE THE TＹPE OF MUSIＣ:1(ＦAＳＴ) ２(MIDＤＬＥ) 3（ＳLＯW)'，0DＨ,0ＡH，＇＄' MESS２DＢ'ＴIＭE ＩS:',０ＡH,0DＨ,'$＇ MEＳS3ＤB ＇ＴODAY IS:',０AH，0DH,'$' DBUFFER1DＢ2０DUP('＇) Ｔ_BUFＦＤ B 40 ;在数据段开一段时间显示缓冲区 DB ? DB 40ＤUP(？) HOR DＢ? MIN DＢ? SEC DB? ＴEMPＨＯR DB ? ＴEMPMIN DB? TEMPSEC ＤＢ? MUSIC DW 80０;存放音乐的频率数DATA EＮＤS STACK SEGMENT DB 100 ＤＵＰ（?) STAＣK ENDＳ CＯDＥSEＧMENT ＡＳSUME ＣＳ:CODＥ,SＳ:STACK，DＳ:DＡTA START： CAＬL CＬEAR ；调用清屏子程序 DISＰLＡＹ:;时间显示部分 MOV AＸ，ＤATＡ MOＶＤＳ,AＸ MOＶＢＸ,OＦFSETＴ＿BUFＦ;送T_BUFＦ的偏移地址到BX ＭOV AH,2ＣH;调用DOＳ时间调用功能，功能号：2ＣH，小时,分钟,秒数分别保存在CH，ＣＬ，DH中 INT 21H ;判断时间是否相等ＳUB DH,１;秒数+１修正 CALL CＨECK ；........．...．．.......．.........．．．.．.．..．....．..........．...........．....
数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林
摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能
目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的
电子线路设计与测试 实验报告 一、实验名称 多功能数字钟设计 二、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；
4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 三、设计内容及要求 1．基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 2.扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分。 3.选做内容 任意时刻闹钟（闹钟时间可设置）。 自动报整点时数。 四．系统框图与说明 数字钟框图
1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3.计数器的输出经译码器送显示器。 五．设计步骤 1.列写多功能数字钟设计--层次结构图 2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。
六．Verilog代码 //24进制时钟, 具有计时、校时、仿广播电台正点报时、固定时刻定时，任意时刻闹钟等功能 module clock_main(LED_Hour,LED_Minute,LED_Second,Alarm,CP_1KHz,Jsh_Min_key,Jsh_Hour_ke y,Set_Hour_key,Set_Min_key,Show,Ctrl_Bell); input CP_1KHz;//定义输入时钟 input Jsh_Min_key,Jsh_Hour_key;//定义校时按键 input Set_Hour_key,Set_Min_key;//定义闹钟定时按键 input Show; //定义显示模式按键 input Ctrl_Bell;//定义闹钟铃声控制 output [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量 wire [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量类型 wire [7:0]Hour,Minute,Second; wire [7:0]Set_Hour_Out,Set_Min_Out; wire Out_1Hz,Out_500Hz;//定义分频模块输出变量类型 reg Alarm_Ring,Alarm_Clock_1KHz;//定义仿广播电台报时和固定时刻定时铃声 output Alarm;//蜂鸣器输入 supply1Vdd; wire Alarm_Clock;//任意时刻闹钟闹铃 wire MinL_EN,MinH_EN,Hour_EN;//定义中间变量类型 //分频 fre_dividerFD0(Out_1Hz,Out_500Hz,Vdd,Vdd,CP_1KHz); //正常计时 counter10 U1(.Q(Second[3:0]),.nCR(Vdd),.EN(Vdd),.CP(Out_1Hz)); counter6 U2(.Q(Second[7:4]),.nCR(Vdd),.EN(Second[3:0]==4'h9),.CP(Out_1Hz)); assignMinL_EN=Jsh_Min_key?Vdd:(Second==8'h59); assign MinH_EN=(Jsh_Min_key&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8'h59 ); counter10 U3(.Q(Minute[3:0]),.nCR(Vdd),.EN(MinL_EN),.CP(Out_1Hz)); counter6 U4(.Q(Minute[7:4]),.nCR(Vdd),.EN(MinH_EN),.CP(Out_1Hz)); assign Hour_EN=Jsh_Hour_key?Vdd:((Minute==8'h59)&&(Second==8'h59)); counter24 U5(Hour[7:4],Hour[3:0],Vdd,Hour_EN,Out_1Hz); //仿广播电台正点报时 baoshi BS1(Alarm_Ring,Minute,Second,Out_500Hz,CP_1KHz);//在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点 //固定时刻定时
module digclk(clk,en,rst,dula,wela,s1,s2,s3,led,flag1,start1,flag2,start2,aled,s6,s4,s5); //s1调时s2调分s3调秒wela位码dula段码en使能clk时钟,flag1是跑表标志（拨上去就是显示跑表），置一为跑表功能,start1为跑表开始停止 //flag2为闹钟标志（拨上去就是设置闹钟时间）start2为闹钟开关aled闹钟提示灯input clk,rst,en,s1,s2,s3,flag1,start1,flag2,start2,s6,s4,s5; output [2:0] wela; output [7:0] dula; output led; output aled; reg led; reg aled; reg [7:0] cnt,dula; reg [2:0] wela; reg[7:0] hourh,hourl,minh,minl,sech,secl; reg[7:0] phourh,phourl,pminh,pminl,psech,psecl; reg[7:0] ahourh,ahourl,aminh,aminl,asech,asecl; reg[3:0] a; //a用于数码管显示的临时变量 (* synthesis, keep *) reg clk1; always @(posedge clk1) begin if(start2) begin if(hourh==ahourh&&hourl==ahourl&&minh==aminh&&minl==aminl&&sech==asech&&secl ==asecl) aled=1'b1; else aled=1'b0; end end always @(posedge clk1) //闹钟功能 begin if(flag2) begin if(!s4) //调节小时 begin /*if(ahourl==9)begin ahourl<=0;ahourh<=ahourh+1;end if(ahourh==2&&ahourl==3)begin ahourh<=0;ahourl<=0; end else ahourl<=ahourl+1;*/ ahourl<=ahourl+1; if(ahourl==3&&ahourh==2)begin ahourl<=0;ahourh<=0;end if(ahourl==9) begin ahourl<=0;ahourh<=ahourh+1;end;
微机原理与接口技术课程设计报告 设计名称：电子表设计 专业：计算机原理与接口技术 班级： xxxxxxx 姓名： XXX 学号： XXXXXXXXX 指导教师： XXXXXXXX 2014年 11 月 27 日
目录 摘要 (2) 一、设计目的及要求 (3) 1.1设计任务 (3) 1.2设计功能 (3) 1.3课程设计方式及基本要求 (3) 1.3.1 实验方式 (3) 1.3.2基本要求 (3) 1.4设计所用元件 (4) 二、设计题目及思想 (4) 2.1设计原理 (4) 2.2主要模块 (5) 2.3芯片初始化 (7) 2.4程序流程图 (9) 2.5硬件接线图 (11) 三、调试结果 (13) 四、课程设计总结 (16) 4.1遇到问题及解决方案 (16) 4.2 课程设计心得体会 (16) 参考文献 附录
摘要 汇编语言是计算机能够提供给用户使用的最快而又最有效的语言，也是能够利用计算机所有硬件特性并能直接控制硬件的唯一语言。因而，对程序的空间和时间的要求很高的场合，汇编语言的应用是必不可少的。至于很多需要直接控制硬件的应用场合，则更是非用汇编语言不可了。随着科学技术迅速发展，理工科大学生不仅需要掌握计算机方面的基本理论知识，而且还需要掌握基本的实验技能及一定的科学研究能力。 通过课程设计，使学生巩固和加深微型计算机原理理论知识，通过实践进一步加强学生独立分析问题和解决问题的能力、综合设计及创新能力的培养，同时注意培养学生实事求是、严肃认真的科学作风和良好的实验习惯，为今后工作打下良好的基础。鉴于汇编语言的广泛用途及其在当代计算机界的重要作用，本人利用学的知识，在同学门的帮助下，花费大量时间，完成了关于电子表的系统设计。这个系统是应用于电脑中的小应用程序，可是显示电脑中的时间。很多地方都会有个时钟显示，其中大多是应用了类似这样的方法。 关键词：汇编语言微机原理接口技术时钟显示
2009—2010学年第二学期 《数字电子技术课程设计》报告 专业班级：电气-08-1 姓名：曹操 学号：08051127 设计日期：2010年8月23日~27日 一．设计题目 多功能数字钟电路设计 二．设计任务及要求 多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。
实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。 对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。 调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。 管脚分配如下表： 端口名使用模块信号对应FPGA管脚说明 S1 按键开关S1 R16 调整小时 S2 按键开关S2 P14 调整分钟 RST 按键开关S8 M15 复位 LED LED模块D1 L14 整点倒计时 LEDAG0 数码管模块A段N4 时间显示 LEDAG1 数码管模块B段G4 LEDAG2 数码管模块C段H4 LEDAG3 数码管模块D段L5 LEDAG4 数码管模块E段L4 LEDAG5 数码管模块F段K4 LEDAG6 数码管模块G段K5 SEL0 数码管选择位1 M4 8个数码管
课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日
目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)
合肥工业大学 计算机与信息学院 课程设计 课程：微机原理与接口技术设计专业班级：计算机科学与技术x班学号： 姓名：
一、设计题目及要求： 【课题6】数字时钟 1．通过8253 定时器作产生秒脉冲定时中断。在中断服务程序中实现秒、分、小时的进位（24小时制）。 2．在七段数码管上显示当前的时分秒（例如，12 点10 分40 秒显示为121040）。 3．按“C”可设置时钟的时间当前值（对准时间）。 二、设计思想： 总体思想： 1、功能概述： 实验箱连线： 本实验建立在Dais实验箱基础上完成的基本连线及程序如下: 138译码器： A,B,C,D,分别连接A2,A3,A4,GS； y0连接8253的CS片选信号； y1连接8259的CS片选信号； 8253连线： 分频信号T2接8253的CLK0； 8253的OUT0接8259的IR7； 8253的gate信号接+5V； 8259连线： 8259的数据线接入数据总线；
本程序包括显示模块，键盘扫描模块，时间计数模块，设置模块等几个模块， （1）程序运行后，LED显示000000初始值，并且开始计数 （2）按C键进行设置初始时间，考虑到第一个数只能是0，1，2，当第一个数显示2时第二个数只能显示0~4，同理下面各位应满足时钟数值的合理的取值； （3）在手动输入初始值时，按D键进行回退1位修改已设置值，连续按D键可以全部进行删除修改。 2、主程序设计 主程序中完成通过调用子程序完成对8253及8259的初始化，对8259进行中断设置。主要在显示子程序和键盘子处理程序之间不断循环，8253每一秒给8259一个刺激，当8259接受到刺激后会给CPU一个中断请求，CPU会转去执行中断子程序，而中断子程序设置成时间计数加，即完成电子表的整体设计。详细流程图见图三-1。 3、LED显示子程序设计 本程序显示部分用了6个共阳极LED作为显示管，显示程序要做到每送一次段码就送一次位码，每送一次位码后，将位码中的0右移1位作为下次的位码，从而可以实现从左到右使6个LED依次显示出相应的数字。虽然CPU每隔一定时间便执行显示程序，但只要这个时间段不太长，由于人眼的视觉作用，就可以在6个LED上同时见到数字显示。 4、键盘扫描子程序设计 本程序需要用键盘对时间的初始值进行设置，因此对键盘扫描的子程序需要满足的功能如下： 判断是否是C键，若不是就返回至主程序，若是C键就开始对时间初始值进行设置，同时因注意到第一个值不可以超过2，第一个数是2时第二数不能超过4，余下的同理要满足时间数值的取值范围呢，若不是合法输入不予反应继续等待输入。当遇到输入数值错误时可以按下D键进行删除一位重新设置；当6位初始值全部设置成功后，电子表将自动开始走表。 5、时间运算子程序设计 该子程序的主要功能是对时、分、秒的运算，并把运算出的最终结果存到事先已经开辟
深圳大学考试答题纸 (以论文、报告等形式考核专用) 二○18 ～二○19 学年度第一学期 课程编 1602080001 课程名称 号 学 姓名李思豪专业年级电子科学与技术16级1班号 题目：基于Verilog HDL设计的数字时钟 摘要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中 关键词：Verilog HDL；硬件描述语言；FPGA
目录 一、实验任务 (3) 实验目的 (3) 实验要求 (3) 二、设计思路 (3) 三、实验结果 (10) 四、总结与收获 (14)
一、实验任务 实验目的 1.深入了解基于quartus ii工具的复杂时序逻辑电路的设计。 2.理解并熟练利用EDA工具进行综合设计。 3.熟练掌握芯片烧录的流程及步骤。 4.掌握Verilog HDL 语言的语法规范及时序电路描述方法。 实验要求 设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分： ①显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间； ②复位键复位所有显示和计数 ③设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④秒表键，用于切换成秒表功能 基本要求 (1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。 (2) 秒表功能：设置时间，进行倒计时功能 (3) 设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。 二、设计思路 1、总原理框图：
学院：计算机科学技术 专业：计算机科学与技术（工）班级：计08-1班 姓名：秦振兴 学号：27 指导教师：孙海 2011年7月1日
微机原理与汇编语言课程设计任务书 一、题目：电子表 二、设计的目的 1. 掌握利用PC机的的中断及中断服务程序的编写方法； 2. 掌握定时器/计数器8253的工作原理及编程方法。 三、设计要求 编写程序，利用主机内的8253-2的计数器0产生10m的方波输出，此输出送至IRQ0使8259A每10ms产生1次中断，100次后秒加1，然后调整时、分、秒并在屏幕上显示。程序从按下任意键开始显示数据区存放的时间值，运行中按下空格键即停止运行，并返回DOS。要求每人独立完成课程设计。 四、设计内容 采用PC系列微机现有的硬件和软件资源编写汇编语言程序，在显示器上显示XX（时）：XX（分）：XX（秒），每秒钟更新1次。 五、课程设计工作量 一般每人的程序量应在100行有效程序行以上。不得抄袭，否则给不及格成绩。 六、课程设计工作计划 2011年6月27日1-2节指导教师讲课，学生准备文献资料； 2011年6月28日~2011年7月01日每人完成自己程序并能独立演示； 2011年7月01日下午验收，学生撰写课程设计报告。
指导教师签字： 专业主任签章： 微机原理与汇编语言课程设计指导教师评语与成绩
目录
第1章概述 ..................................................................................................... 错误!未定义书签。 选题来源 .............................................................................................. 错误!未定义书签。 选题目的 .............................................................................................. 错误!未定义书签。 选题意义 .............................................................................................. 错误!未定义书签。 解决问题 .............................................................................................. 错误!未定义书签。 技术要求 .............................................................................................. 错误!未定义书签。第2章总体方案设计 ..................................................................................... 错误!未定义书签。 硬件总体设计 ...................................................................................... 错误!未定义书签。 软件总体设计 ...................................................................................... 错误!未定义书签。第3章详细设计 ............................................................................................. 错误!未定义书签。 硬件设计 .............................................................................................. 错误!未定义书签。 显示模块........................................................................................... 错误!未定义书签。 时钟运算模块................................................................................... 错误!未定义书签。 对时模块........................................................................................... 错误!未定义书签。 设计电路图....................................................................................... 错误!未定义书签。 软件设计 .............................................................................................. 错误!未定义书签。 程序流程图....................................................................................... 错误!未定义书签。第4章调试与运行结果说明 ......................................................................... 错误!未定义书签。 试验结果 .............................................................................................. 错误!未定义书签。 分析 ...................................................................................................... 错误!未定义书签。课程设计总结 ................................................................................................... 错误!未定义书签。谢启 ................................................................................................................... 错误!未定义书签。参考文献 ........................................................................................................... 错误!未定义书签。附录 ................................................................................................................... 错误!未定义书签。
生产实习报告 班级：通信13-2班 姓名：闫振宇 学号：1306030222 成绩： 电子与信息工程学院 信息与通信工程系
基于verilog 数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统，然后用EDA 工具逐层验证，把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计，自顶向下的设计是从系统机开始巴西同划分为若干个基本单元，然后再把每个单元划分为下一层的基本单元，这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a. 有源晶振频率：50MHZ ； b. 测试计时范围：00' 00” 00 ~ 59 '，59显”示9的9 最长时间为59 分59 秒； c. 数字秒表的计时精度是10ms； d. 显示工作方式：六位BCD 七段数码管显示读数，两个按钮开关(一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停)。 3. 设计原理秒表的逻辑结构较简单，它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之相对应； 6 个计数器的输出全都为BCD 码输出，这样便与同显示译码器连接。 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD 器件上用Verilog 语言实现。这样设计具有体积小，设计周期短，调试方 便，故障率地和修改升级容易等特点。 本设计采用依次采用以下设计方法： 1）按键输入缓存，键盘消抖设计；
目录 一、设计要求 (1) 二、设计所用芯片。。。。。。。。。。。。。。。。。。。 2 三、设计思想。. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 四、设计所用芯片结构 (3) 1、8259A芯片的内部结构及引脚 (3) 2、8279芯片的内部结构及引脚 (4) 3、8253芯片的内部结构及引脚 (5) 五、系统各个模块设计 (6) 1、系统总体设计 (6) 2、主控模块 (7) 3、CPU模块 (7) 4、定时模块 . . . . . . . . . . . . . . . . . . . . . . . . 9 5、中断处理模块。。。。。。。。。。。。。。。。。。9 6、显示模块和小键盘模块 (10) 六、程序流程图 (12) 1、主程序流程图 (12) 2、定时中断服务程序流程图 (14) 七、设计总结 (15) 附录一：参考书目 (15) 附录二：总体图 . . . . . . . . . . . . . . . . . . . . . . . .15 附录三：源代码．．．．．．．．．．．．17
一、设计要求 利用试验平台提供的硬件资源设计一个电子表。该电子表以时、分、秒的形式实时显示当前时间，且具有校表功能，利用小键盘与标准时间校准。 掌握8255、8259、8253芯片使用方法和编程方法，通过本次课程设计，学以致用，进一步理解所学的相关芯片的原理、内部结构、使用方法等，学会相关芯片实际应用及编程，系统中采用8088微处理器完成了电子钟的小系统的独立设计。同时并了解综合问题的程序设计掌握实时处理程序的编制和调试方法，掌握一般的设计步骤和流程，使我们以后搞设计时逻辑更加清晰。 二、设计所用芯片 8253定时器：用于产生秒脉冲，其输出信号可作为中断请示信号送IRQ2。 8279接口芯片：实现键盘输入和显示输出。 8259中断控制器：用于产生中断。 LED：六个LED用于显示时：分：秒值。 小键盘：用于控制设置。 三、设计思想 1、设计思想 本系统设计的电子时钟以8088微处理器作为CPU，用8253做定时计数器产生时钟频率，8279做可编程并行接口显示时钟和键盘电路，8259做中断控制器产生中断。在此系统中，8253的功能是定时，接入8253的CLK信号为周期性时钟信号。8253采用计数器0，工作于方式2，使8253的OUT0端输出周期性的负脉冲信号。即每隔20ms，8253的OUT0端就会输出一个负脉冲的信号，此信号接8259的IR2，当中断到50次数后，CPU即处理，使液晶显示器上的时间发生变化。 其中8259只需初始化ICW1，其功能是向8259表明IRx输入是电平触发方式还是上升沿触发方式，是单片8259还是多片8259。8259接收到信号后，产生中断信号送CPU处理。 2、设计原理 利用定时器8253和8259以及键盘和数码显示电路，设计一个电子时钟，由8253中断定时，小键盘控制电子时钟的启停及初始值的预置。 电子时钟的显示格式HH：MM：SS由左到右分别为时、分、秒，最大记时59：59：59超过这个时间时分秒位都清零从00：00：00重新开始。 设计一个定时显示装置，用六个数码管显示时间，用小键盘控制计时，设置和显示时间。系统一运行就从00点00分00秒开始计时，并在数码管上显示时、分、秒当前值，而且，可以用键盘设置当前时间。 基本工作原理：每百分之一秒对百分之一秒寄存器的内容加一，并依次对秒、分、小时寄存器的内容加一；六个数码管动态显示时、分、秒的当前值。 C键：置初值，显示00：00：00 G键：显示动态变化（启动表）； D键：显示静态不变（表停止）； E键：终止程序，返回DOS； P键：设置时：分：秒的值
多功能数字钟设计 院系：电光学院 班级：*** 学号： *** 姓名： *** 指导老师：*** 时间：2010.4.20.
摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心 模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。 关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware 目录 设计内容简介 (3) 设计要求说明 (3) 方案论证（整体电路设计原理） (3) 各子模块设计理 (5) 分频模块： (5) 计数模块： (7) --校准模块程序实现： (8) --秒计数模块程序实现： (9) --分计数模块程序实现： (10) --时计数模块程序实现： (10) 整点报时模块： (12) 闹钟设定模块： (13) --闹钟调节模块程序实现： (14) --输出信号选择模块程序实现： (14) 彩铃模块： (15) 译码显示模块： (18) 万年历模块： (19) --日计数模块程序设计： (20) --月计数模块程序设计： (23) --年计数模块程序设计： (23) --万年历波形仿真结果： (25) 结论： (26) 实验感想： (26) 附图： (27)
因为本人也是刚学习fpga的菜鸟，所以这个程序漏洞很多，仅供参考。。。。。。。。。 //分频子模块 module fenpin (clk,rst_n,en_1s,en_1ms); //产生1s，1ms的分频 input clk; input rst_n; output en_1s; output en_1ms; reg[31:0] jishu_1s; reg[15:0] jishu_1ms; parameter cnt_1s =49999999; parameter cnt_1ms =49999; always@(posedge clk or negedge rst_n) begin if(!rst_n) jishu_1s<=32'b0; else if(jishu_1s //按键控制部分 module anjian(clk,rst_n,key1,key2,key1_low,key2_low); input clk; input rst_n; input key1; // 分加 input key2; // 分减 output key1_low; //按键按下消抖后的标志位 output key2_low; reg reg0_key; //key1消抖 reg reg1_key; reg reg2_key; //key2消抖 reg reg3_key; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin reg0_key <= 1'b1; reg1_key <= 1'b1; end else begin reg0_key <= key1; reg1_key <= reg0_key; //根据非阻塞赋值的原理，reg1_key 存储的值是reg0_key 上一个时钟的值 end end //脉冲边沿检测法,当寄存器key1 由1 变为0 时，key1_an 的值变为高，维持一个时钟周期 wire key1_an; assign key1_an = reg1_key & ( ~reg0_key); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin reg2_key <= 1'b1; reg3_key <= 1'b1; end else begin reg2_key <= key2;
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