数字系统设计与verilog HDL课程设计
设计题目：实用多功能数字钟
专业：电子信息科学与技术
班级：0313410
学号：031341025
姓名：杨存智
指导老师：黄双林
摘要
本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。
单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。
关键字：多功能数字钟、Verilog、模块、调试、仿真、功能
目录
1．课程设计的目的及任务............................................................. 错误！未定义书签。
1.1 课程设计的目的 (3)
1.2 课程设计的任务与要求 (4)
2．课程设计思路及其原理 (4)
3．QuartusII软件的应用 (5)
3.1工程建立及存盘 (5)
3.2工程项目的编译 (5)
3.3时序仿真 (6)
4．分模块设计、调试、仿真与结果分析 (7)
4.1 clk50mto1时钟分频模块 (7)
4.2 adder加法器模块 (7)
4.3 hexcounter16 进制计数器模块 (7)
4.4 counter_time 计时模块 (8)
4.5 alarm闹铃模块 (8)
4.6 sound_ddd嘀嘀嘀闹铃声模块 (9)
4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9)
4.8 alarm_time闹钟时间设定模块 (10)
4.9 bitsel将输出解码成时分秒选择模块 (10)
4.10 switch去抖模块 (11)
4.11 led译码显示模块 (11)
4.12 clock顶层模块 (12)
5．实验总结 (13)
5．1调试中遇到的问题及解决的方法 (13)
5.2实验中积累的经验 (14)
5.3心得体会 (14)
6．参考文献 (14)
1.1 课程设计的目的
通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的
创新精神。
掌握现代数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。
1.2 课程设计的任务与要求
用Verilog HDL语言设计一个多功能的数字钟，具有下述功能：
(1）计时功能。包括时、分、秒的计时；
(2)定时与闹钟功能：能在设定的时间发出闹铃音；
(3)校时功能。对时、分和秒能手动调整以校准时间；
(4)整点报时功能；每逢整点，产生“嘀嘀嘀嘀一嘟”四短一长的报时音。
2．课程设计思路及其原理
数字计时器要实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能，所有功能都基于计时功能。因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为50MHZ，通过分频获得所需脉冲频率1Hz。得到1hz脉冲后，要产生计时模块，必须需要加法器来进行加法，因此需要一个全加器，此实验中设计一个八位全加器来满足要求。
数字电路设计中，皆采用二进制加法，为实现实验中时分秒的最大功能，本实验中采用十六进制加法器，再进行BCD码进行转换来实现正常时钟显示。为产生秒位，设计一个模60计数器，利用加法器对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。基本的计时模块完成之后，整点报时、清零、校时、LED显示、闹铃模块可以相互实现，其中，闹铃模块与计时模块的显示相互并行。
清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。
保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。
要进行闹钟功能，是否进行闹钟模块nowmode，当选择00表示即使模块，10闹钟模式，01手动调整模式。当选择闹铃模块之后，是否是整点报时闹铃还是闹钟闹铃，又需要设置一个选择模块alarmout,当00模式时不开启闹铃，01进行闹铃模式，10进行整点报时模块。整点报时是本实验中的sound_ddd_du模块（详见附录中程序清单），sound_ddd_du模块与计时模块有点类似，但整点报时模块中不要分时分秒计数，可直接利用1hz的分频计数至时位进位时的数值，开启ddd_du闹铃。
闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与ddd产生电路进行逻辑组合，使得在达到闹铃时，发出ddd。
闹铃模块和校正模块中，需要选择闹铃调时Alarmode还是Checkmode校时模块，因此需要利用bitsel模块进行选择。
闹钟只设定时和分，基本模块Alarmode与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响；恢复使能键后校分校时键用于对数字
钟进行时间调节，对设定的闹钟时间没有影响。
校分校时checkmode功能基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。
为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。
当全部功能实现之后，要完成数字钟的全部输出，需要一个LED显示模块。
最后，将所有程序进行调试，在clock顶层模块中可以实现全部功能。
3．QuartusII软件的应用
3.1工程建立及存盘
1．打开QuartusⅡ，单击“File”菜单，选择File→New Project Wizard，对话框如下：分别输入项目的工作路径、项目名和实体名，单击Finish。
图3.1
2.单击“File”菜单，选择New，弹出小对话框，双击“VHDL File"，即选中了文本编辑方式。在出现的“Vhdl1.vhd”文本编辑窗中键入VHDL程序，输入完毕后，选择File→Save As，即出现“Save As”对话框。选择自己建立好的存放本文件的目录，然后在文件名框中键入文件名，按“Save”按钮。
3.建立工程项目，在保存VHDL文件时会弹出是否建立项目的小窗口，点击“Yes”确定。即出现建立工程项目的导航窗口，点击“Next”，最后在出现的屏幕中分别键入新项目的工作路径、项目名和实体名。注意，原理图输入设计方法中，存盘的原理图文件名可以是任意的，但VHDL程序文本存盘的文件名必须与文件的实体名一致，输入后，单击“Finish”按钮。
3.2工程项目的编译
单击工具条上的编译符号开始编译，并随着进度不断变化屏幕，编译成功，完成后的屏幕如图3.2所示：
图3.2
3.3时序仿真
建立波形文件：选择File→New，在New窗中选中“Other File”标签。在出现的屏幕中选择“Vector Waveform File”项出现一新的屏幕，在assignment中选择seting,将timing选择function功能仿真，再在processing中建立网格。在出现的新屏幕中，双击“Name”下方的空白处，弹出“Insert Nod or Bus”对话框，单击该对话框的“Node Finder……”。在屏幕中的Filter中选择Pins，单击“List”。而后，单击“>>”，所有输入/输出都被拷贝到右边的一侧，这些正是我们希望的各个引脚，也可以只选其中的的一部分，根据实际情况决定。然后单击屏幕右上脚的“OK”。在出现的小屏幕上单击“OK”。
设定仿真时间宽度。选择Edit → End time，选项，在End time选择窗中选择适当的仿真时间域，以便有足够长的观察时间。
波形文件存盘。选择File→Save as选项，直接存盘即可。
运行仿真器。在菜单中选择项，直到出现，仿真结束。
图3.4 编辑过程的仿真波形
4．分模块设计、调试、仿真与结果分析
4.1 clk50mto1时钟分频模块
实验中使用的振荡频率源为50MHZ，通过分频获得所需脉冲频率1Hz。在counter_1hz==50000000时，输出信号清零，若未达到则继续加一。
为实验观察方便，在单个模块的显示中，本处clock输入为1ps周期信号，得到clk50to1输出结果如图4.1所示，完全符合实验要求。
图4.1 clk50mto1时钟分频模块
4.2 adder加法器模块
本实验中adder采用8位全加器，out=in1+in2，带进位。
图4.2 adder加法器模块
实验中数字钟时分秒最大计数为59，带进位8位全加器完全符合实验要求，如图4.2所示，77加62等于139,76加上93等于169。
4.3 hexcounter16 进制计数器模块
经过分频后，输出脉冲频率为1hz，即周期为1s，通过16进制计数器，将其转化为16进制数字。
16进制采用4位二进制，因此寄存器长度为四位。当set高电平有效时，将数据送给counter计数器，carrtbit清零，如若counter计数器达到16进制中max即15时，counter清零，而carrtbit置高电平有效。如若set一直处于低电平，则counter计数器自加一进行计数，carrtbit清零。
图4.3 hexcounter 16进制计数器模块
调试试验结果如图4.3所示，set一直处于低电平状态下，当datout计数置3后再加一
即清零，而carrybit置一，再来一个脉冲上升沿又回来置数，符合十六进制计数器。
4.4 counter_time 计时模块
时钟能够产生时间前提是对秒脉冲计数产生形成的，每个计时器的时钟，由前级进位和自增脉冲相加得到，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数
器。计时示意如下：
秒个位逢9后，再来一个脉冲即向秒十位加一，秒个位清0，当秒十位达到5、秒个位9时，再加一个脉冲后，向分个位加1，秒清零。同理，分位达到59后向时个位进一，分秒全部清零。时为24进制，当时分秒为23:59:59时，当下一个脉冲上升沿到来时，全部清零。
图4.4 counter_time 计时模块
如图4.4所示，第一幅图为秒计数器计数至59后，向分计数器进位清零重新计数。第二个跳跃是分59向时进位。第二幅图中，最后一个跳跃是时分秒全部清零。根据时间轴的间断，可以观察到此现象。
4.5 alarm闹铃模块
闹钟模式是否开启，需要外部信号输入，让数字钟进入闹铃界面，还要分别是整点报时还是闹铃功能，且要保证在设定闹铃时数字钟能够正常工作。这就要求在闹铃和数字钟的走时功能互不影响。本实验用alarmon作为闹钟设定使能键。00时，正常计时；01进入闹钟1Hz
秒
个
位
秒
十
位
分
个
位
分
个
位
时
个
位
时
个
位
设定状态。
本闹铃模块另外含有简单计时功能，这样与计时模块不产生冲突，当时间达到整点时，开启整点报时闹铃模块，当达到闹钟时间，进入闹钟闹铃模块。其他全部置零，计时模块。
图4.5 alarm闹铃模块
如图4.5所示，当alarmon选择00时，闹铃模块进入计数模块，没有闹铃输出。接着输入为01，闹钟铃声输出，进入闹钟闹铃模式；输入为10时，输出为嘀嘀嘀读，为整点报时铃声的输出。
4.6 sound_ddd嘀嘀嘀闹铃声模块
由前面闹铃模块选择闹铃声后，直接跳入到此闹钟闹铃嘀嘀嘀模块，嘀嘀嘀铃声分位三段，且设置不同周期，当mscount等于第一声间距乘以3加上二声间距乘以2加上三声之后时间间距减1时，为闹铃的最大周期，清零。当时间周期处于第一声或二声间距或三声之后周期之间时，闹铃响，总共响三声。其他情况下，闹铃无输出。
图4.6 sound_ddd嘀嘀嘀闹铃声模块
如图4.6所示，当进入闹钟闹铃时，闹钟发出ddd声音，两个滴声间距为20马上，连续三个低声之后间距为50ms，且以三声为周期。
4.7 sound_ddd_du嘀嘀嘀—嘟声音模块
嘀嘀嘀嘟声音模块与嘀嘀嘀声音模块类似，只不过嘀嘀嘀声过后不是控制下一声滴的时间间距，而是控制嘟的到来。嘟的声音比滴的声音长。当进入嘀嘀嘀嘟模块后，如果mscount 小于于滴声长度加上滴滴之间的时间间距再乘3再加上嘟的声音加10时，mscount在脉冲到来时自加，当mscount大于零小于SOUNDSPACE、在SOUNDSPACE加上两滴间距到再加SOUNDSPACE时等（详见程序清单），嘀嘀嘀嘟响起。
图4.7 sound_ddd_du嘀嘀嘀—嘟声音模块
如图4.7所示，在50ps周期的clk下，SOUNDSPACE为300ms，两滴时间间距为200ms，嘟的长度为600ms情况下，在整点报时开启时，在mscount0到220之间响起嘀嘀嘀嘟。4.8 alarm_time闹钟时间设定模块
闹钟设定时，需要外部信号输入，让数字钟进入闹钟界面，且要保证在设定闹铃时数字钟能够正常工作。这就要求在设定闹铃和数字钟的校时校分功能互不影响。本实验用enablel 作为闹钟设定使能键。0时，正常计时；1进入闹钟设定状态。设定闹铃时间电路和计时电路中的校时校分的原理基本一致，不同之处在于，在闹铃设定完毕返回时间显示状态时获其他任何没有重新设定闹铃状态时，闹钟时间都不会改变。另外，在闹钟设定中，分位对时位没有进位。当sel为10时，对时进行设定；sel为01时，对分进行设定，当rest置一时，复位清零。本模块采用基准时钟。
图4.8 alarm_time闹钟时间设定模块
如图4.8所示，当rest为低电平，enable高电平时，sel为01时，在inc的作用下对十进制的分秒进行设定；当sel10时，同样的对时位进行设定。
4.9 bitsel将输出解码成时分秒选择模块
将输出解码成时分秒选择，并且分闹钟设置还是计时模式。为了不产生冲突，Alarmmode 为是否设置闹钟模式，checkmode为是否设置调整时间模式，且相互之间不能同时有效。当reset有效时，对所有输出清零。
图4.9 bitsel将输出解码成时分秒选择模块
如图4.9所示，当rest有效时，输出全部清零；当alarmmode高电平有效时，对闹钟时
分位的十分位进行调整输出；checkmode高电平有效时，可以对调整时间的时分秒进行调整。
4.10 switch去抖模块
为实现可靠调时，常采用防抖动开关克服开关接通或断开过程中产生的一串脉冲式振动，一般由D触发器延时功能实现。这里选择的是计数消抖，即只当有效电平到来后开始计数，当计数值大于一定值后再输出该有效电平，否则不输出，从而达到消抖目的。
图4.10 switch去抖模块
如图4.10所示，当clk下降沿到来时，counter进行计数自加；当clk_use下降到来时，输出电路输出输入数据。完成了因抖动带来的错误。
4.11 led译码显示模块
此模块是用于数码管的动态显示，采用七段显示数码管，因此输入长度定义四位，输出定义八位，将四位输入译码成对应的七位扫描数值。
0:dataout<=7'b1000000;
1:dataout<=7'b1111001;
2:dataout<=7'b0100100;
3:dataout<=7'b0110000;
4:dataout<=7'b0011001;
5:dataout<=7'b0010010;
6:dataout<=7'b0000010;
7:dataout<=7'b1111000;
8:dataout<=7'b0000000;
9:dataout<=7'b0010000;
10: dataout<=7'b0001000;
11:dataout<=7'b0000011;
12: dataout<=7'b1000110;
13:dataout<=7'b0100001;
14: dataout<=7'b0000110;
15:dataout<=7'b0001110;
图4.11 led
译码显示模块
如图4.11所示，当输入为3时，ledout输出为00110000，对应数码管显示为3。
4.12 clock顶层模块
顶层模块中，调用各个模块来实现多功能数字钟。
首先是建立在计时模块上完成整个数字钟的走时，计时模块又是建立在50mhz分频至1hz、八位全加器、十六进制计数器等模块上完成整体的基本走时。然后可以建立闹钟模块，且设置modestate 置00为计时模式，10选择闹钟模块,01手动调整模式，11非法模式来避免闹钟模块与走时模块的冲突。其次在闹铃模块中，ld_alert是否设置了闹铃控制闹铃的开关，mcheck手动调整时间，turn来控制调整的时间在分与时的选择，change是调整信号，alert 为闹铃输出。再通过led输出时分秒。
译码显示电路
计时电路
清零电路校分校时电路报时电路
脉冲发生电路
图4.11 clock顶层模块
如图4.11所示，在clock为1ps周期情况下，设置modestate置00为计时模式，10选择闹钟模块，01手动调整模式，11非法模式，在闹铃模块中，ld_alert高电闹铃开，mcheck 为高电平则可以手动调整时间，turn控制了调整的时间在分与时的择，change有效则改变调整的数值，alert有效闹铃输出。
led hourl，led_hour0，led_minul，led_minu0，led_secl,led sec0输出时分秒。
5．实验总结
5．1调试中遇到的问题及解决的方法
1、编程时，最常见也是最头疼的就是在各个模块调试的时候显示句子无定义，导致程序无法编译，但整个模块的语法没有错误。
解决办法：将各个模块之间调试有先后顺序，且将所有模块调试放在一个文件夹存放，以致可以相互调用。
2、经常导致语法错误，如：“；”没有写上，变量类型没有预先标明，前后变量名字由于缺少一个或多一个字母而导致出错。
解决办法：对照错误，认真检查程序，看哪个地方的标点，变量没有写上或标明。
3、进行编译或波形仿真时，经常得到的不是预想中的结果。
解决办法：弄明白该模块实现什么功能，调整好输入变量进行调试，不能完全采用随机变量。在方面观察的情况下，可以采用高电平或低电平代替。将需要编译或进行仿真的实体文件置顶，经检错无误后，进行波形仿真，在仿真之前需要合理设置仿真结束时间和信号周期。
5.2实验中积累的经验
1、系统设计进要行充分的方案论证，不可盲目就动手去做；
2、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；
3、对于数字系统，要考虑模块定义使用先后顺序问题；
4、数字电路的理论分析要结合时序图；
5、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；
6、模块化设计方法的优点在于其简洁性，但是在实验设计中也发现，在实验最终结果确定之前，要尽量减少模块重叠嵌套。
7、遇到问题花了很长时间没有解决掉，要学会向他人请教，别人的不经意一点，可能就能把自己带出思维死区。
5.3心得体会
作为当代大学生，将知识完全局限在课本上，缺乏理论实践，是普遍的一大成长弊端。而理论实践，又完全建立在课本知识上，因此，我们要学好专业知识和技能，这样在用到时才能得心应手；要有自学新知识的能力，对于陌生的东西要根据已掌握的知识来帮助自己尽快了解它；遇到困难时，首先要自己想办法解决，实在行不通时就要像老师和同学请教。
多功能数字钟，在实际应用中微不足道，但其中的设计流程思维与实践能力以及实践遇到的一些相关问题，让我们不容小视。设计是一个十分严谨的过程，容不得随意和马虎。要想快速而高效地完成一项设计，必须先有一个清晰明了的设计思路，设想好一个整体框架，然后在此基础上，逐渐将各个部分功能进行完善。虽不是第一次在实验室接触Quartus,但通过两天的课程设计，让我受益匪浅，也让我真正明白理论与实践相结合的重要性。通过具体实践才能让自己清楚哪些知识已经掌握，哪些知识仍需巩固加强。但正所谓坚持就是胜利，要想取得成功，必须要有努力付出，这样所取得的结果才更有意义。
与此同时，我也对EDA以及VHDL语言有了进一步了解，对于其结构、语法、功能等认识不少。当然，我目前所做的还仅仅只是一些基本操作，要想真正将其融会贯通还需要今后更多的学习与实践。
6．参考文献
[1]王金明编数字系统设计与Verilog HDL（第四版）电子工业出版社2008年10月
[2]南京理工大学电子技术中心编EDA设计实验指导书2008
[3]https://www.doczj.com/doc/006814770.html,百度文库
数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林
摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能
目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的
电子技术课程设计一、课程设计目的： 1．电子技术课程设计是机电专业学生一个重要实践环节，主要让学生通过自己设计并制作一个实用电子产品，巩固加深并运用在“模拟电子技术”课程中所学的理论知识； 2．经过查资料、选方案、设计电路、撰写设计报告、答辩等，加强在电子技术方面解决实际问题的能力，基本掌握常用模拟电子线路的一般设计方法、设计步骤和设计工具，提高模拟电子线路的设计、制作、调试和测试能力； 3．课程设计是为理论联系实际，培养学生动手能力，提高和培养创新能力，通过熟悉并学会选用电子元器件，为后续课程的学习、毕业设计、毕业后从事生产和科研工作打下基础。 二、课程设计收获： 1.学习电路的基本设计方法；加深对课堂知识的理解和应用。 2.完成指定的设计任务，理论联系实际，实现书本知识到工程实践的过渡； 3.学会设计报告的撰写方法。 三、课程设计教学方式： 以学生独立设计为主，教师指导为辅。 四、课程设计一般方法 1. 淡化分立电路设计，强调集成电路的应用 一个实用的电子系统通常是由多个单元电路组成的，在进行电子系统设计时，既要考虑总体电路的设计，同时还要考虑各个单元电路的选择、设计以及它们之间的相互连接。由于各种通用、专用的模拟、数字集成电路的出现，所以实现一个电子系统时，根据电子系统框图，多数情况下只有少量的电子电路的参数计算，更多的是系统框图中各部分电子电路要正确采用集成电路芯片来实现。 2. 电子系统内容步骤： 总体方案框图---单元电路设计与参数计算---电子元件选择---单元电路之间连接---电路搭接调试---电路修改---绘制总体电路---撰写设计报告(课程设计说明书) （1）总体方案框图： 反映设计电路要求，按一定信息流向，由单元电路组成的合理框图。 比如一个函数发生器电路的框图： （2）单元电路设计与参数计算---电子元件选择： 基本模拟单元电路有：稳压电源电路，信号放大电路，信号产生电路，信号处理 电路（电压比较器，积分电路，微分电路，滤波电路等），集成功放电路等。 基本数字单元电路有：脉冲波形产生与整形电路（包括振荡器，单稳态触发器，施密特触发器），编码器，译码器，数据选择器，数据比较器，计数器，寄存器，存储器等。 为了保证单元电路达到设计要求，必须对某些单元电路进行参数计算和电子元件 选择，比如：放大电路中各个电阻值、放大倍数计算；振荡电路中的电阻、电容、振荡频率、振荡幅值的计算；单稳态触发器中的电阻、电容、输出脉冲宽度的计 算等；单元电路中电子元件的工作电压、电流等容量选择。
verilog 数字系统设计教程习题答案第二章 HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是
6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile 是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler ，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit ，据说比Synopsys 的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit 被Cadence 公司收购，为此Cade nee放弃了它原来的综合软件Syn ergy。随着FPGA 设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Sy nopsys 的FPGAExpress，Cade nee 的Syn plity ，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC Jam格式的 文件 9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与
一、课程简介 《数字系统与逻辑设计课程设计》课程是信息网络类专业的一门专业基础课，是锻炼学生动手能力，巩固所学理论知识的重要实践性环节。通过本课程设计，要求学生能够针对需要解决的实际问题进行分析和设计，利用所学的理论知识，熟练地使用门电路、触发器、计数器、译码器、振荡及整形电路等，正确地设计出数字电子系统，以满足实际问题的需要。通过课程设计的全过程，加深学生对所学理论知识的理解，培养学生实际动手能力和排除故障的能力。训练学生的数字电子电路设计能力、应用数字电路元器件及集成芯片的能力和数字电路的调测能力，提高学生的数字小系统设计能力。 二、课程的主要作用及目的 使学生接受与“数字电子技术”相关的工程实践训练，培养学生综合运用数字电子技术知识独立分析以及解决实际问题的实践能力；促使学生将所学数字电路的基础理论知识融会贯通，初步掌握数字系统的分析思路和设计方法。 三、主要参考书 《电子技术基础》（数字部分第五版）康华光高等教育出版社 《数字系统设计与VerliogHDL 》，王金明,杨吉斌，电子工业出版社 《中外集成电路简明速查手册-TTL、CMOS》电子工程手册编委会等编，电子工业出版社 四、教学大纲 （一）课程设计的任务与目的 《数字系统与逻辑设计》课程设计是配合本课程课堂和实验教学的一个实践性教学环节。其目的是巩固所学知识，提高实验动手能力，加强综合应用能力，启发创新思维。其任务是让学生通过动手动脑进行大中型数字逻辑电路的设计、仿真、调试，巩固和应用所学的理论和实验技能；掌握应用EDA开发工具设计大中型数字电路系统的设计流程、仿真、检测技术直至下载到物理器件进行实际物理测试的能力；提高设计能力和实验技能，为以后进行毕业设计、电子电路的综合设计、研制电子产品等打下基础。 （二）本课程设计的要求 1、本课程设计是在学完本课程之后进行，时间为两周； 2、设计任务包括数字电路的大部分内容的实验课题，具有较大的综合性、难度和一定的趣味性； 3、设计内容包括必做部分和选做部分，在完成必做部分后，才能进行选做内容； 4、要求学生初步掌握EDA软件工具的使用方法，能采用从上到下的设计思 路进行大中型数字电路系统的设计工作；
2009—2010学年第二学期 《数字电子技术课程设计》报告 专业班级：电气-08-1 姓名：曹操 学号：08051127 设计日期：2010年8月23日~27日 一．设计题目 多功能数字钟电路设计 二．设计任务及要求 多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为他的范围是从0~23，所以可以用一个2位的二进制码显示十位，用一个4位的二进制码（BCD码）显示个位。
实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz 时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟50Mhz进行分频。 对于整点报时功能，本实验设计的是当进行正点的倒计时5秒时，让LED来闪烁进行整点报时的提示。 调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。另外用S8按键作为系统时钟复位，复位后全部显示00—00—00。 管脚分配如下表： 端口名使用模块信号对应FPGA管脚说明 S1 按键开关S1 R16 调整小时 S2 按键开关S2 P14 调整分钟 RST 按键开关S8 M15 复位 LED LED模块D1 L14 整点倒计时 LEDAG0 数码管模块A段N4 时间显示 LEDAG1 数码管模块B段G4 LEDAG2 数码管模块C段H4 LEDAG3 数码管模块D段L5 LEDAG4 数码管模块E段L4 LEDAG5 数码管模块F段K4 LEDAG6 数码管模块G段K5 SEL0 数码管选择位1 M4 8个数码管
课程设计实践报告 一、课程设计的性质、目的与作用 本次电子系统设计实践课程参照全国大学生电子设计模式，要求学生综合利用所学的有关知识，在教师的指导下，分析和熟悉已给题目，然后设计系统方案、画原理图及PCB、软件编程，并做出课程设计报告。因此，在设计中，要求学生应该全面考虑各个设计环节以及它们之间的相互联系，在设计思路上不框定和约束同学们的思维，同学们可以发挥自己的创造性，有所发挥，并力求设计方案凝练可行、思路独特、效果良好。 本课程设计的目的是为了让学生能够全面了解电子电路应用系统的整个设计过程，逐步掌握系统开发的以下相关技术： (1)熟悉系统设计概念； (2)利用所学数电、模拟电路知识，设计电路图； (3)利用PROTEL软件画原理图及PCB； (4)熟悉系统项目设计报告填写知识； （5）培养团队合作意识。 通过本课程设计，有助于学生更好地了解整个课程的知识体系，锻炼学生实际设计能力、分析和思考能力，使其理论与实践相结合，从而为后续课程的学习、毕业设计环节以及将来的实际工作打好坚实的基础。 二、课程设计的具体内容 电子系统设计实践课程就是锻炼学生系统设计、分析和思考能力，全面运用课程所学知识，发挥自己的创造性，全面提高系统及电路设计、原理图及PCB 绘画等硬件水平和实际应用能力，从而体现出电子系统设计的真谛。下面是各个设计阶段的具体内容。 1．系统方案认识 根据所设定的题目，能够给出系统设计方案与思路
题目：信号发生器产生电路，请设计一个能产生正弦波、方波及三角波电路，并制作原理图，然后阐述其原理。 基本原理： 系统框图如图1所示。 图1 低频信号发生器系统框图 低频信号发生器系统主要由CPU、D/A转换电路、基准电压电路、电流/电 压转换电路、按键和波形指示电路、电源等电路组成。 其工作原理为当分别按下四个按键中的任一个按键就会分别出现方波、锯齿 波、三角波、正弦波，并且有四个发光二极管分别作为不同的波形指示灯。2、各部分电路原理 (1)DAC0832芯片原理 ①管脚功能介绍（如图5所示） 图5 DAC0832管脚图 1) DI7～DI0：8位的数据输入端，DI7为最高位。
Verilog数字系统设计教程思考题答案 绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提 高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
深圳职业技术学院Shenzhen Polytechnic 数字系统设计技术 课程设计 课题名称：电子售货机 学院：电子与通信工程学院班级： 组员： 学号： 指导老师：
目录 一、设计方案 (1) 1、功能简介 (1) 2、开发测试环境选择 (1) 二、售货机EDA程序设计 (1) 1、定义端口与信号说明 (1) 1.1输入端口 (1) 1.2输出端口 (1) 1.3信号 (2) 2、状态模块说明 (2) 2.1状态转换图 (2) 2.2购买1元商品模块 (2) 2.2购买5元商品模块 (3) 2.3购买7元商品模块 (4) 2.4顶层电路结构 (4) 三、小结 (5) 四、附录 (5) 1、使用说明 (5) 2、参考文献资料 (5) 3、附表 (6)
一、设计方案 1、功能简介 本文采用状态机的方法所设计的简易电子售货机可出售1元、5元、7元的商品，可接受1元、5元、10元的投币，可显示选择商品的价格，可找回购买后的余额。若投币金额充足则自动给出对应的商品和自动找零，且在投币购买过程中若投币余额不足会发出警告。在商品购买、找零完毕后，售货机会回到初始状态，顾客可进行下次购买。另设有初始化按钮，按下之后售货机回到初始状态。 2、开发测试环境选择 开发和仿真软件选择了Altera公司的综合性PLD/FPGA开发软件Quartus II 8.0，首先在Quartus II 8.0下进行程序设计，编译通过后用Quartus II 8.0进行功能仿真并检查对应的功能。 二、售货机EDA程序设计 1、定义端口与信号说明 1.1输入端口 reset：异步复位端口，低电平有效；clk：时钟信号端口，控制状态的转换；item1：1元商品选择端口；item5：5元商品选择端口；item7：7元商品选择端口；ok：商品选择确认端口；coin1：1元投币信号端口；coin5：5元投币信号端口；coin10：10元投币信号端口。 1.2输出端口 zhaoqian：退钱信号端口；jiage：对应商品价格显示端口；get1：1元商品输出端口：
电子线路设计与测试 实验报告 一、实验名称 多功能数字钟设计 二、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；
4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 三、设计内容及要求 1．基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 2.扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分。 3.选做内容 任意时刻闹钟（闹钟时间可设置）。 自动报整点时数。 四．系统框图与说明 数字钟框图
1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3.计数器的输出经译码器送显示器。 五．设计步骤 1.列写多功能数字钟设计--层次结构图 2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。
六．Verilog代码 //24进制时钟, 具有计时、校时、仿广播电台正点报时、固定时刻定时，任意时刻闹钟等功能 module clock_main(LED_Hour,LED_Minute,LED_Second,Alarm,CP_1KHz,Jsh_Min_key,Jsh_Hour_ke y,Set_Hour_key,Set_Min_key,Show,Ctrl_Bell); input CP_1KHz;//定义输入时钟 input Jsh_Min_key,Jsh_Hour_key;//定义校时按键 input Set_Hour_key,Set_Min_key;//定义闹钟定时按键 input Show; //定义显示模式按键 input Ctrl_Bell;//定义闹钟铃声控制 output [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量 wire [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量类型 wire [7:0]Hour,Minute,Second; wire [7:0]Set_Hour_Out,Set_Min_Out; wire Out_1Hz,Out_500Hz;//定义分频模块输出变量类型 reg Alarm_Ring,Alarm_Clock_1KHz;//定义仿广播电台报时和固定时刻定时铃声 output Alarm;//蜂鸣器输入 supply1Vdd; wire Alarm_Clock;//任意时刻闹钟闹铃 wire MinL_EN,MinH_EN,Hour_EN;//定义中间变量类型 //分频 fre_dividerFD0(Out_1Hz,Out_500Hz,Vdd,Vdd,CP_1KHz); //正常计时 counter10 U1(.Q(Second[3:0]),.nCR(Vdd),.EN(Vdd),.CP(Out_1Hz)); counter6 U2(.Q(Second[7:4]),.nCR(Vdd),.EN(Second[3:0]==4'h9),.CP(Out_1Hz)); assignMinL_EN=Jsh_Min_key?Vdd:(Second==8'h59); assign MinH_EN=(Jsh_Min_key&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8'h59 ); counter10 U3(.Q(Minute[3:0]),.nCR(Vdd),.EN(MinL_EN),.CP(Out_1Hz)); counter6 U4(.Q(Minute[7:4]),.nCR(Vdd),.EN(MinH_EN),.CP(Out_1Hz)); assign Hour_EN=Jsh_Hour_key?Vdd:((Minute==8'h59)&&(Second==8'h59)); counter24 U5(Hour[7:4],Hour[3:0],Vdd,Hour_EN,Out_1Hz); //仿广播电台正点报时 baoshi BS1(Alarm_Ring,Minute,Second,Out_500Hz,CP_1KHz);//在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点 //固定时刻定时
烟台南山学院 《单片机原理与接口技术》课程设计 题目：数字电子表设计 学院（系）：自动化工程学院 年级专业：电气技术4班 学号： 200902040442 学生姓名：毕天华 指导教师：田敬成
课程设计任务书 学生姓名：毕天华专业班级：电气技术4班 指导教师：田敬成工作单位：自动化工程学院 题目: 基于51单片机的数字电子表的设计 初始条件： 1.运用所学的单片机原理与接口技术知识和数字电路知识； 2.51单片机应用开发系统一套； 3.PC机及相关应用软件； 要求完成的主要任务: 1.完成数字电子表的设计和调试。 2.要求采用四位八段数码管显示时间和日期，并且可以用按键修改时间和 日期。 3.撰写课程设计说明书。 4.课程设计说明书要求：引言、设计要求、系统结构、原理设计、各个模 块的设计与实现、软件设计、调试过程、收获、体会及总结、参考文献、电路图和源程序。说明书使用A4打印纸计算机打印或手写，用Protel 等绘图软件绘制电子线路图纸。 时间安排： 第1天下达课程设计任务书和日程安排，根据任务书查找资料； 第2～3天完成方案论证，单片机系统的设计； 第4～6天参考有关文献，完成程序的编写； 第7～10天调试硬件系统和软件程序； 第11～12天结果分析整理、撰写课程设计报告，验收和答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
基于单片机数字电子表的设计 摘要 随着电子技术的发展，计算机在现代科学技术的发展中起着越来越重要的作用。多媒体技术、网络技术、智能信息处理技术、自适用控制技术、数据挖掘与处理技术等都离不开计算机。本课程设计是基单片机原理与接口技术的简单应用。运用所学的单片机原理和接口技术知识完成数字电子表的设计。 电子表已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使电子表具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的电子表集成电路芯片出售，价格便宜、使用也方便，但鉴于电子表电路的基本组成包含了数字电路的主要组成部分，因此进行电子表的设计是必要的，用C语言设计电子表显示程序，要求根据输入程序显示电子表画面。研究电子表及扩大其应用，有着非常现实的意义。 关键词 LED，定时/计器数，C语言，调试，运行。
生产实习报告 班级：通信13-2班 姓名：闫振宇 学号：1306030222 成绩： 电子与信息工程学院 信息与通信工程系
基于verilog 数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统，然后用EDA 工具逐层验证，把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计，自顶向下的设计是从系统机开始巴西同划分为若干个基本单元，然后再把每个单元划分为下一层的基本单元，这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a. 有源晶振频率：50MHZ ； b. 测试计时范围：00' 00” 00 ~ 59 '，59显”示9的9 最长时间为59 分59 秒； c. 数字秒表的计时精度是10ms； d. 显示工作方式：六位BCD 七段数码管显示读数，两个按钮开关(一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停)。 3. 设计原理秒表的逻辑结构较简单，它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之相对应； 6 个计数器的输出全都为BCD 码输出，这样便与同显示译码器连接。 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD 器件上用Verilog 语言实现。这样设计具有体积小，设计周期短，调试方 便，故障率地和修改升级容易等特点。 本设计采用依次采用以下设计方法： 1）按键输入缓存，键盘消抖设计；
《电子系统设计》任务书 一、实习（设计）目的与基本要求 要球学生掌握电子系统设计的全过程，掌握基于硬件平台或虚拟仪器的电子系统解决方案，并完成1-2个系统的设计。设计项目将结合学生所学的专业确定，欢迎学生将本专业中需解决的电子系统课题作为设计项目。 二、实习（设计）内容与安排 1、设计课题 (1) 设计存储器24C32与单片机的接口 (2)设计I2C总线接口的驱动程序 (3)设计一个出租车计价器： (4)设计点阵LED显示器 (5)设计电子密码锁系统 (6)设计一个多路音频采集器 (7)设计一个输出电压可调的数控直流稳压电源 (8)设计一个具有音乐起闹功能的电子钟 (9)设计一个开关稳压电源 2、学时分配 本课程设计为一周时间集中安排，建议指导教师按以下进度进行辅导。 三、考核方式 课程设计的考核结果按优秀、良好、中等、及格和不及格来评价。 对设计任务理解透彻，能够全面、正确、独立地完成设计内容所规定的任务，得出
设计结果，并按时提交准确、完整、规范的设计报告，可评为优秀；按照设计任务要求能够顺利地完成任务，得出结果，按时提交较完整的、符合要求的设计报告，可评定为良好；按照设计要求完成了硬件线路的连接和软件的编程与调试，基本完成了任务要求，提交符合要求的设计报告，可评为中等；基本完成设计目标，但不够完善，可能有若干小的缺陷，在帮助下能够完成任务要求，提交设计报告，可评为及格；不能完成指定的要求和任务，未提交设计报告的，评为不及格。 四、实习（设计）教科书、参考书 （一）教科书 马建国主编.电子系统设计.北京：高等教育出版社，2004 （二）参考书 [1] 刘君华．智能传感器系统．西安：西安电子科技大学出版社，1999 [2] 杨刚、周群主编.电子系统设计与实践.北京：电子工业出版社，2004 [3] 陈曾平、刘平、马云编著. 电路设计基础与专用系统构成.北京：科学出版社， 2006 [4] 俞承芳、宋万年、陆起涌编著. 电子系统设计.上海：复旦大学出版社，2004 五、其他需要说明的问题 完成设计任务后，在课程设计的最后阶段，需要总结全部设计工作，写出完整、规范的设计报告，在指定的时间内提交指导教师。课程设计报告要求有完整的格式，包括封面、目录、正文等，具体如下： ㈠封面 包括：课程设计题目、姓名、学号、班级、指导教师、完成日期。 ㈡目录 给出设计报告的主要标题及其所在的页码。 ㈢正文 正文包括的内容有： ⑴设计任务与要求； ⑵设计方案及论证（包括设计思路、使用到哪些芯片、各个芯片的作用） ⑶理论设计（包括各模块电路的设计及模块之间的连接） ⑷系统实现（包括硬件电路的内部连接及输入、输出信号的连接） ⑸调试过程（包括实验过程中的实验步骤、出现的问题、解决的方法、使用的实验数据等） ⑹总结（在整个课程设计过程中的收获和体会） ⑺参考资料
基于VHDL的交通灯控制器设计 作者：叶展（04008136） 杨运峰（04008137） 史泰龙（04008115）
目录 1．题目要求 (2) 2.方案设计 (2) (1)总体方案设计 (2) (2)单元模块设计 (5) (3)各单元模块的连接 (6) 3．仿真调试 (7) 4．设计总结 (9) (1)设计的小结和体会 (9) (2)对设计的进一步完善提出意见或建议 (9) 5．成员分工 (9) 6．参考文献 (10) 7．附录 (11)
一、题目要求 在两个相邻十字路口处各有四处交 通灯，标为A和Ｂ，每一处的要求如下： 每一处都有3个灯指示左转，直行和右转 车辆，并且灯也分红色和黄色绿色，并配 有时间显示，调研实际的运行情况并设计 出对应的电路。并且要完成以下附加功 能：第一，可以将系统根据时间来调整， 在白天某一路段比较繁忙对应的通行时 间较长，晚上因为另一路段繁忙则做适当 的调整；第二，如系统出现故障不能正常 显示，则黄灯全部闪烁以提醒车辆注意。 要求系统有一个系统时钟，按照24小时 计时，Ａ处和Ｂ处早上７点到晚上８点， 南北方向绿灯通行时间为５０秒，黄灯5 秒，左拐灯15秒，黄灯5秒，红灯４０ 秒。其余时间分别为60秒，5秒，20秒， 5秒，30秒。A处和B处的交通灯是联动 的，即A处驶往B处的车辆，在A处南北方向交通灯绿灯后20秒钟后B处的南北方向交通灯绿灯通行。 二、方案设计 (1)总体方案设计 我们小组成员展开讨论，结合本题目 的要求，并且参考了实际路灯的运行情况 和查阅了相关资料后，提出了一种切实可 行的路灯控制方案——即路灯八状态轮 换循环控制方案。 从单一方向上看，单个路口红绿灯转换顺序为：绿灯(50s)—黄灯(5s)—左拐灯(15s)—黄灯(5s)—红灯(40s)。（当此方向上路灯为红灯时，即40s的时间内，另一方向上的路灯要完成，绿灯(15s)—黄灯(5s)—左拐灯(15s)—黄灯(5s)，的转换。） 当路况处于闲暇时间段的时候，路灯工作于另外一种时间机制。即，绿灯(60s)—黄灯(5s)—左拐灯(20s)—黄灯(5s)—红灯(30s)。（当此方向上路灯为红灯时，即30s的时间内，另一方向上的路灯要完成，绿灯(5s)—黄灯(5s)—
电子商务系统规划》课程设计报告 题目： 班级： 学号： 姓名： 指导教师： 成绩：
目录 一：项目背景 1.1 系统开发背景?????????????????????1 1.2 企业现行状况调查???????????????????1 1.3 企业未来核心业务描述及盈利模式分析??????????3 1.4 竞争对手分析?????????????????????3 1.5 目标系统定位与目标客户分析??????????????4 二：系统分析 2.1 系统需求分析?????????????????????4 2.2 系统用例模型?????????????????????5 三：系统设计 3.1 功能模块设计????????????????????12 3.2 系统开发环境????????????????????12 3.3 数据库及数据表的设计????????????????12 3.4 各模块代码设计???????????????????15 附：小组分工19
正美购物家电在线销售系统规划一：项目背景 1.1 系统开发背景 近年来，随着Internet 的迅速崛起，互联网已日益成为收集提供信息的最佳渠道并逐步进入传统的流通领域，互联网的跨地域性和可交互性使其在与传统媒体行业和传统贸易行业的竞争中具不可抗拒的优势，因而发展十分迅速。在电子商务在中国逐步兴起的大环境下，建立利用互联网开拓销售渠道，帮助企业及时调整商品结构，协助经销商打开货源的信息门户成为解决信息流通不畅的有效方案。毫无疑问，电子商务有利于企业转换经营机制，建立现代企业制度，提高企业的销售水平和竞争力。因此，正美购物的电子商城的建立和发展应运而生。以下是对正美购物的具体分析： 1.2 企业现行状况调查 （1 ）企业核心业务描述 正美购物以小家电产品为核心产品，旗下有电饭锅、微波炉、电暖器、电风扇、吸尘器、电水壶、摄像机等各式各样的电器产品。涵盖了厨房、浴室、居室清洁、取暖类、小视听类等多种系列。内容丰富，范围广阔。 （2）企业现行的组织结构及主要协作伙伴 组织结构： 正美购物是新一代的B2C 电子商务销售商。总部设于北京，并在上海，广州、深圳等全国各地开设分店，渗透经营。
《数字时钟》技术报告 概要 数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24 小时，显示满刻度为23 时59 分59 秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。 本设计中的数字时钟采用数字电路实现对“时” 、“分”、“秒” 的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了555 震荡器，74LS90 及与非，异或等门集成芯片等。该电路具有计时和校时的功能。 在对整个模块进行分析和画出总体电路图后，对各模块进行仿真并记录仿真所观察到的结果。 实验证明该设计电路基本上能够符合设计要求！ 一、系统结构。 （1）功能。此数字钟能显示“时、分、秒”的功能，它的计时周期是24 小时，最大能显示23 时59 分59 秒，并能对时间进行调整和校对，相对于机械式的手表其更为准确。 2）系统框图
系统方框图 1 （3）系统组成。 1.秒发生器：由555 芯片和RC 组成的多谐振荡器，其555 上3 的输出频率由接入的电阻与电容决定。 2.校时模块：由74LS03 中的4 个与非门和相应的开关和电阻构成。 3.计数器：由74LS90 中的与非门、JK 触发器、或门构成相应芯片串接得到二十四、六十进制的计数器，再由74LS90 与74LS08 相连接而得到秒、分、时的进分别进位。 4.译码器：选用BCD 锁存译码器4511，接受74LS90 来的信号，转换为7 段的二进制数。
5.显示模块：由7 段数码管来起到显示作用，通过接受CD4511 的信号。本次选用的是共阴型的CD4511 。 二、各部分电路原理。 1.秒发生器：555 电路内部（图2-1）由运放和RS 触发器共同组成，其工作原理由8处接VCC ，C1 处当 Uco=2/3Vcc>u11 时运放输出为1，同理C2 也一样。最终如图3 接口就输出矩形波，而形成的秒脉冲。 图 2-2 555 功能表 2.校时模块：校时模块主要由74LS03中的4个与非门构成（图2-3），由其功能图看得出只要有一个输入端由H 到L 或者从L 到H 都会使输出端发生高低变化。因此通过开关的拨动产生高低信号从而对时、分处的计数器起到调数作用。
多功能数字钟设计 院系：电光学院 班级：*** 学号： *** 姓名： *** 指导老师：*** 时间：2010.4.20.
摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心 模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。 关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware 目录 设计内容简介 (3) 设计要求说明 (3) 方案论证（整体电路设计原理） (3) 各子模块设计理 (5) 分频模块： (5) 计数模块： (7) --校准模块程序实现： (8) --秒计数模块程序实现： (9) --分计数模块程序实现： (10) --时计数模块程序实现： (10) 整点报时模块： (12) 闹钟设定模块： (13) --闹钟调节模块程序实现： (14) --输出信号选择模块程序实现： (14) 彩铃模块： (15) 译码显示模块： (18) 万年历模块： (19) --日计数模块程序设计： (20) --月计数模块程序设计： (23) --年计数模块程序设计： (23) --万年历波形仿真结果： (25) 结论： (26) 实验感想： (26) 附图： (27)
《电子系统设计课程设计》项目设计书 项目名称打地鼠 小组成员1 小组成员2 小组成员3 专业 任课教师 成都理工大学信科院电子系 2013年6月
1项目名称，并简要说明应用背景。 项目名称：打地鼠 应用背景：打地鼠游戏是人们生活中常见的一种休闲小游戏。此游戏玩法简单，考验人们的反应速度。开发者可以根据人们兴趣开发出具有多功能的打地鼠游戏，比如升级、道具、过关等，增加游戏的趣味性。 2项目设计需求（包括功能描述和性能设计指标） 功能描述： 1.启动系统，液晶屏第一排随机显示一个1-9的数字，显示地鼠（?）或地雷（*），中间显示剩余时间，右边显示分数；液晶屏第二排显示游戏的英文名称——打地鼠。 2.开始游戏后，在背景音乐伴随下显示“Ready Go!!!”，之后正式进入游戏游戏历时2min,随着时间的增加，数字显示速度加快，游戏中课随时按K10键暂停，再次按则恢复游戏。 3.进入游戏界面后，随机产生地鼠和地雷（地雷产生的概率为10%），但随着时间的增加，地雷出现的概率会增加，数字更新的速度也越快。按键分别对应独立键盘的9个按键，按下某个键即代表击打相应位置。 4.若击中地鼠：正常情况下分数加1，若在较短时间（实际为地鼠产生到消失的前一半时间内）击中，则“快速反应，双倍加分”，即分数加2。若击中地雷，则分数减1，若未按下相应键，则分数加1。
5.游戏结束，背景音乐停止，保留最高分，分数和时间在按复位后刷新。 性能设计指标：能通过复位，玩家可以持续玩游戏。自动保存和人为清除游戏数据。 3设计方案 3.1 系统设计框图及原理阐述 设计框图： 原理阐述： 1)复位电路 复位条件：89C52单片机复位需要一个长达24个时钟周期的高电平才能复位，复位的作用就是使程序的指针指向地址0，每个程序都是从地址0开始执行，所以复位的概念就是让程序从头开始执行。