数据选择器实验报告 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】
实验三 数据选择器
实验人员： 班号： 学号：
一、实验目的
(1) 熟悉并掌握数据选择器的功能。
(2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备
数字电路实验箱，74LS00，74LS153。 三、实验内容
(1) 测试双4选1数据选择器74LS153的逻辑功能。
74LS153含有两个4选1数据选择器，其中A 0和A 1为芯片的公共地址输入端，A A c 和GND分别为芯片的公共电源端和接地端。Figure1为其管脚图：
Figure 1
1Q =A 1A 0?????????1A 0+A 1????A 01A 1+A 1A 0????1A 2+A 1A 01A 3 2Q =A 1A 0?????????2A 0+A 1????A 02A 1+A 1A 0????2A 2+A 1A 02A 3
按下图连接电路：
Figure 2
(2) 设某一导弹发射控制机构有两名司令员A 、B 和两名操作员C 、D ，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F 。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的A 0、A 1两个地址输入端和A ???使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端A A 中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图：
电平，“0”表低电平，均由开关上下拨动来控制；A、B、C、D分别为题中的两个司令员的同意情况和两个操作员的操作情况；F为导弹发射情况，将F接到小灯上即可。电路如Figure 3所示（图中A A即A A，后面的图均为如此）：
Figure 3
(3) 用74LS00与74LS153设计一位全加器，并用数字电路实验箱上的小灯和开关组合表达实验结果。
一位全加器的功能如下面两个卡诺图所示。其中A、B分别表示被加数和加数，CI表示低位向本位的进位，S表示运算结果，CO表示向高位的进位。
A1A，A0A
1A A CI，1A1CI???，1A2CI???，1A3CI，1Q A
2A A0，2A1CI???，2A2CI，2A31，2Q AA
按上面的接法连接电路。用开关控制送给各输入高低电平，“1”表示高电平，“0”表低电平，均由开关上下拨动来控制；CI表示低位送进来的进位信号，A、B 分别表示被加数和加数；S和AA分别表示加法结果和向高位的进位信号。电路如Figure 4所示：
Figure 4
四、实验结果
(1) 测试双4选1数据选择器74LS153的逻辑功能：
用“0”表示低电平（或小灯灭），“1”表示高电平（或小灯亮），将结果
记录如下：
用“0”表示低电平（或小灯灭），“1”表示高电平（或小灯亮），将结果记录如下：
(3) 设计一位全加器
用“0”表示低电平（或小灯灭），“1”表示高电平（或小灯亮），将结果记录如下：
五、故障排除
在实验(1)中，发现所连接电路和预期的逻辑功能不一致。在检验了导线与小灯都正常后，发现将芯片的管脚接错了，误将Q与A0接错地方。分析原因，是由于芯片管脚设置的位置与管脚图上面不一致，两侧均有两个管脚接口。
六、心得体会
通过这次实验，我更好地掌握了逻辑电路的设计，并且在故障的排除中知道了连接时要看引脚上面的标号而不能一味地只认准位置。
我还学会了降维的方法。本来以为只能用使能端扩展出一位输入，结果却可以通过降维扩展出更多。我感觉非常做电路实验。
谢谢欣赏实验三数据选择器 实验人员：班号：学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中A0和A1为芯片的公共地址输入端，Vcc 和GND分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 1Q=A1A01D0+A1A0?1D1+A1A0?1D2+A1A0?1D3 2Q=A1A02D0+A1A0?2D1+A1A0?2D2+A1A0?2D3 按下图连接电路： Figure 2 (2) 设某一导弹发射控制机构有两名司令员A、B和两名操作员C、D，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的A0、A1两个地址输入端和S使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端Dx 中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 谢谢欣赏
实验三数据选择器 实验人员：班号：学号： 一、实验目得 (1)熟悉并掌握数据选择器得功能. (２）用双4选1数据选择器74LS１５3设计出一个16选1得数据选择器。 (3)用双4选1数据选择器7４LS１53 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS0０,7４LS153. 三、实验内容 (1）测试双4选1数据选择器７4LＳ153得逻辑功能。 ７4LS153含有两个4选1数据选择器,其中与为芯片得公共地址输入端，与分别为芯片得公共电源端与接地端.Figure1为其管脚图: Figｕｒe 错误!未定义书签。 ?按下图连接电路： Fｉｇuｒe 错误!未定义书签。 (2) 设某一导弹发射控制机构有两名司令员A、B与两名操作员Ｃ、Ｄ,只有当两名司令员均同意发射导弹攻击目标且有操作员操作,则发射导弹F．利用所给得实验仪器设计出一个符合上述要求得１６选１数据选择器，并用数字电路实验箱上得小灯与开关组合表达实验结果。 思路: 由于本实验需要有四个地址输入端来选中16个数据输入端得地址之中得一个,进而实现选择该数据输入端中得数据得功能，即1６选１。而公共得、两
个地址输入端与使能端(用于片选,已达到分片工作得目得,进而扩展了一位输入)一共可以提供三个地址输入端,故需要采用降维得方法，将一个地址输入隐藏到一个数据输入端 中。本实验可以降一维,也可以降两位。由于两位比较复杂,本 实验选择使用降一维得方式。 做法: ?画出如应用题中实现所需功能得卡诺图: 00 0１ １1 1０ 0０ 01 0 0 0 ０ 0 0 １ 0 １1 ０ ０ １ ０ 10 1 : ０0 01 11 10 0 1 0 0 Ｄ 0 0 1 ,“1”表示高电平,“0”表低电平，均由开关上下拨动来控制；A 、Ｂ、C 、Ｄ分别为题中得两个司令员得同意情况与两个操作员得操作情况;F 为导弹发射情况,将Ｆ接到小灯上即可。电路如Figu ｒｅ 1所示(图中 即 ，后面得图均为如此）: Ｆｉgure 3 AB CD C AB
EDA实验报告 学生姓名：asfmla;m 学号：eafvpa[cv专业班级：电子3班 组合电路设计 一、实验目的 熟悉quartusⅡ的VHDL文本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。 二、实验内容 实验内容：首先利用quartusⅡ完成2选1多路选择器（例4-3）的文本编译输入（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。引脚锁定以及硬件下载测试。建议选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256HZ信号，clock5接1024HZ信号，clock2接8HZ信号。最后选行编译、下载和硬件测试实验。 三、实验器材 Quartus II软件。 四、设计思路/原理图 五、实验程序 实验内容1：二选一： library ieee; use ieee.std_logic_1164.all; entity mux21a is port(a,b: in std_logic; s: in std_logic; y: out std_logic); end entity; architecture dataflow of mux21a is begin
y<=a when s='0' else b; end architecture; 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity mux31a is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity mux31a; architecture m31a of mux31a is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture; 六、实验步骤 在E盘新建一个文件夹，用于存放工程。打开quartus，新建工程，然后选择新建VHDL 文件，命名为mux21a。在VHDL编辑窗口中输入实验程序后，进行编译、仿真；在实验一的基础上，新建VHDL文件，命名为mux31a。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真；最后进行硬件测试。 七、仿真波形分析 二选一波形： 分析：当s=0时，y=a；当s=1时，y=b。 三选一综合图形及其波形
学生实验报告 院系：测绘学院 专业班级：测绘13级3班 学号：2013305517 学生姓名：王泽 指导教师：郭辉老师 2016年05月20日
安徽理工大学实验报告 实验课程名称：数据结构与软件开发上机实验 开课院系及实验室：测绘学院红楼二楼机房 实验1 编程基本知识练习 实验目的： 通过该实验课内容的练习，学生应掌握VB 编程的基本语法、变量的定义、数组（动态数组）的定义、VB 语言中子过程与函数的定义以及文本文件的读写等知识。 实验内容： 1）变量的定义动态数组的定义与应用； 2）矩阵的加、减、乘运算(定义Sub()子过程或Function()来实现)； 3）数据文件的建立、数据的读取与写入。 实验步骤： 1.编辑界面 1.1 打开VB 编程工具，进入编程主界面。
1.2 在窗体上新建“读入数据”和“输出数据”两个按钮。 1.3 双击“窗体”进入代码输入界面，进行代码编辑。 2.用VB 编写的源代码 2.1 矩阵基本运算源码详见附录一。 （1）两矩阵相加 （2）两矩阵相减 （3）矩阵转置 （4）两矩阵相乘 （5）矩阵求逆 2.2 文本文件(本实验中data.txt)的读取源代码 （1）建立文本文件并输入数据 在桌面上新建一“data.txt” ( 文本文件路径为C:\Users\ WH\Desktop\练习\data.txt”）。输入以下内容： 6,7,4,0.005 A,35.418 B,45.712 C,25.270
D,24.678 在桌面上新建一“result.txt” ( 文本文件路径为C:\Users\ WH\Desktop\练习\result.txt”）。（2）从文本文件中读数据 Dim linedata as string, m_GaochaN as integer,m_Pnumber as integer,m_knPnumber as integer,M as Double,k1 as integer 'linedata 为存储文本文件一行信息的字符串变量 Dim a() as String,H() as Double 'a()为存储点名，H()存储高程 Open“C:\Users\ WH\Desktop\练习\data.txt”For Input As #1 Line Input #1, linedata k = Split(linedata, ",") m_GaochaN = Val(k(0)) m_Pnumber = Val(k(1)) m_knPnumber = Val(k(2)) M = CDbl(k(3)) For k1 = 1 To m_knPnumber Line Input #1, linedata k = Split(linedata, ",") a（k1）= k(0) GetstationNumber (a) H(k1) = CDbl(k(1)) Next Close #1 （3）将读入点名存储到点名数组中，且返回该点名所对应编号 Function GetstationNumber(name As String) Dim i As Integer For i = 1 To m_Pnumber If P_Name(i) <> "" Then '将待查点名与已经存入点名数组的点比较 If P_Name(i) = name Then GetstationNumber = i Exit For End If Else '待查点是新的点名，将新点名放到P_Name 数组中 P_Name(i) = name GetstationNumber = i Exit For End If Next i End Function （4）从文本文件中写数据(将从data.txt 读入的数据，写入到result.txt 文件中) Open“C:\Users\ WH\Desktop\ 练习\result.txt” For Output As #1 outstring = outstring + str(m_GaochaN) +","
Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;
3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;
实验三 数据选择器 实验人员： 班号： 学号： 一、实验目的 (1) 熟悉并掌握数据选择器的功能。 (2) 用双4选1数据选择器74LS153设计出一个16选1的数据选择器。 (3) 用双4选1数据选择器74LS153 设计出一个全加法器。 二、实验设备 数字电路实验箱，74LS00，74LS153。 三、实验内容 (1) 测试双4选1数据选择器74LS153的逻辑功能。 74LS153含有两个4选1数据选择器，其中A 0和A 1为芯片的公共地址输入端，V cc 和GND 分别为芯片的公共电源端和接地端。Figure1为其管脚图： Figure 1 1Q =A 1A 0???????1D 0+A 1???A 0?1D 1+A 1A 0????1D 2+A 1A 0?1D 3 2Q =A 1A 0???????2D 0+A 1???A 0?2D 1+A 1A 0????2D 2+A 1A 0?2D 3 按下图连接电路： Figure 2
(2) 设某一导弹发射控制机构有两名司令员A、B和两名操作员C、D，只有当两名司令员均同意发射导弹攻击目标且有操作员操作，则发射导弹F。利用所给的实验仪器设计出一个符合上述要求的16选1数据选择器，并用数字电路实验箱上的小灯和开关组合表达实验结果。 思路： 由于本实验需要有四个地址输入端来选中16个数据输入端的地址之中的一个，进而实现选择该数据输入端中的数据的功能，即16选1。而公共的A0、A1两个地址输入端和S使能端（用于片选，已达到分片工作的目的，进而扩展了一位输入）一共可以提供三个地址输入端，故需要采用降维的方法，将一个地址输入隐藏到一个数据输入端D x中。本实验可以降一维，也可以降两位。由于两位比较复杂，本实验选择使用降一维的方式。 做法： 画出如应用题中实现所需功能的卡诺图： 将D降到数据输入端中。对应的卡诺图如下： 按上述卡诺图连接电路，用开关控制送给各输入高低电平。其中，“1”表示高电平，“0”表低电平，均由开关上下拨动来控制；A、B、C、D分别为题中的两个司令员的同意情况和两个操作员的操作情况；F为导弹发射情况，将F接到小灯上即可。电路如Figure 3所示（图中C x即D x，后面的图均为如此）：
专业： 班级： 学号： 姓名： 指导教师： 电气学院
实验一集成门电路逻辑功能测试 一、实验目的 1. 验证常用集成门电路的逻辑功能; 2. 熟悉各种门电路的逻辑符号; 3. 熟悉TTL集成电路的特点，使用规则和使用方法。 二、实验设备及器件 1. 数字电路实验箱 2. 万用表 3. 74LS00四2输入与非门1片74LS86四2输入异或门1片 74LS11三3输入与门1片74LS32四2输入或门1片 74LS04反相器1片 三、实验原理 集成逻辑门电路是最简单，最基本的数字集成元件，目前已有种类齐全集成门电路。TTL集成电路由于工作速度高，输出幅度大，种类多，不宜损坏等特点而得到广泛使用，特别对学生进行实验论证，选用TTL电路较合适，因此这里使用了74LS系列的TTL成路，它的电源电压为5V+10%,逻辑高电平“1”时＞2.4V，低电平“0”时＜0.4V。实验使用的集成电路都采用的是双列直插式封装形式，其管脚的识别方法为：将集成块的正面（印有集成电路型号标记面）对着使用者，集成电路上的标识凹口左，左下角第一脚为1脚，按逆时针方向顺序排布其管脚。 四、实验内容 ㈠根据接线图连接，测试各门电路逻辑功能 1. 利用Multisim画出以74LS11为测试器件的与门逻辑功能仿真图如下
按表1—1要求用开关改变输入端A,B,C的状态，借助指示灯观测各相应输出端F的状态，当电平指示灯亮时记为1，灭时记为0，把测试结果填入表1—1中。 表1-1 74LS11逻辑功能表 输入状态输出状态 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 悬空 1 1 1 悬空0 0 0 2. 利用Multisim画出以74LS32为测试器件的或门逻辑功能仿真图如下
实验报告 一、实验目的 熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验设备 GW48系列SOPC/EDA实验开发系统实验箱一台计算机一台 三、实验内容 1首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出下图所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 源程序为: ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
图（1 ) 2选1多路选择器的编译图 、图(2) 功能仿真的波形图 图(3 ) 功能引脚图
图(4) 2选1多路选择器的RTL电路 2. 将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图，并将此文件放在同一目录中。并对上例分别进行编译、综合、仿真,并对其仿真波形做出分析说明。以下是程序： 图(5) 双二选一多路选择器的编译图
图(6) 双路数据选择器功能仿真图 图(7) 双二选一多路选择器的引脚锁定图图 5 双2选1多路选择器 图(8) 双路数据选择器RTL电路图
图(9) 编程下载图 3.、引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5，用键1(PIO0，引脚号为1)控制s0；用键2(PIO1，引脚号为2)控制s1；a3、a2 和a1 分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5 接1024Hz，clock2 接8Hz 信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。 图(10) 实验电路模式5
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
计算机组成原理实验报告 ——实验一多路选择器的设计与实现 专业：计算机科学与技术（师范） 姓名：XXX 学号： 指导老师： 完成日期：
实验目的 1、回顾多路选择器的原理 2、熟悉Logisim软件的使用方法 3、熟悉ISE软件的开发过程 4、锻炼使用VHDL语言面熟硬件的能力 5、熟悉Digilent Nexy3 FPGA开发板 一、实验内容 用两种方法实现一个两位数据的2选1多路选择器 1、用Logisim软件设计2选1多路选择器并进行仿真 2、使用VHDL语言设计2选1多路选择器，并在ISE环境下进行综合、仿真、调试，并下载到Digilent Nexy3 FPGA开发板进行验证 二、实验过程 第一部分：用Logisim实现2选1多路选择器 Step 1：创建工程 2选1多路选择器的逻辑表达式：Z=（A* S）+ （B*S），由此可知一个2选1多路选择器需要 用到与、或、非三种逻辑门电路 Step 2：添加元件 添加U1、U2、U3、U4四个与门电路，U5一个
非门电路，U6、U7两个或门电路 添加A0、A1、B0、B1、S五个输入端口，Z0、 Z1两个输出端口 完成后如下图所示： Step3：连线 完成后如下图所示：
Step 4：仿真 Step 5：编辑电路外观 Step 6: 电路应用 三、实验结果 第一部分：用Logisim实现2选1多路选择器实验结果 1、表格： 序号 输入输出 A1A0B1B0S Z1Z0（预期)Z1Z0(实际) 1000110101 2001011010 3001110011 4010000101 5100001010
实验五子程序设计实验（设计性实验） 一、实验要求和目的 1．熟悉汇编语言程序设计结构； 2．熟悉汇编语言子程序设计方法； 3．熟悉利用汇编语言子程序参数传递方法； 4．熟悉汇编语言字符串处理基本指令的使用方法； 5．掌握利用汇编语言实现字符串的输入输出程序设计方法； 6．掌握数制转换程序实现方法。 二、软硬件环境 1、硬件环境：计算机系统windows； 2、软件环境：装有MASM、DEBUG、LINK、等应用程序。 三、实验涉及的主要知识 A）子程序知识要点： 1、掌握子程序的定义语句； 过程名 PROC [near/far] 过程体 RET 过程名 ENDP 2.子程序结构形式 一个完整的子程序一般应包含下列内容: 1. ）子程序的说明部分 在设计了程序时,要建立子程序的文档说明,使用户能清楚此子程序的功能和调用方法. 说明时,应含如下内容: .子程序名:命名时要名中见意. .子程序的功能:说明子程序完成的任务; .子程序入口参数:说明子程序运行所需参数及存放位置; .子程序出口参数:说明子程序运行结果的参数及存放位置; .子程序所占用的寄存器和工作单元； .子程序调用示例； 2、）掌握子程序的调用与返回 在汇编语言中，子程序的调用用CALL，返回用RET 指令来完成。 .段内调用与返回：调用子程序指令与子程序同在一个段内。因此只修改IP； .段间调用与返回：调用子程序与子程序分别在不同的段，因此在返回时，需同时修改CS：IP。 3．）子程序的现场保护与恢复 保护现场：在子程序设计时，CPU 内部寄存器内容的保护和恢复。 一般利用堆栈实现现场保护和恢复的格式： 过程名PROC [NEAR/FAR]
电气工程学院电工电子教学基地 数字电子技术实验 实验报告 仿真实验1 用数据选择器设计函数发生器 学号：18291035 姓名：陈涟漪 班级：电气1802 成绩： 指导教师：周晖 完成时间：2020年5 月15 日
数字电子技术实验 仿真实验1 用数据选择器设计函数发生器 1 实验任务 使用数据选择器74LS151和适当门电路设计一函数发生器，能够实现4位二进制码数据范围指示功能。要求该函数发生器能区别以下三种情况： （1）0≤X≤4； （2）5≤X≤9； （3）10≤X≤15。 2 实验电路
3 实验步骤 采用A、B、C、D取0或1依次表示这四位二进制码的从高到低位的取值（例如:A=0，B=1，C=0，D=0表示四位二进制码0100）。则对于第一组来说，共有5个四位二进制码包含在其中，用卡诺图表示如下： 化简即得： 同理，也有5个数包含在第二组中，卡诺图如下： 化简即得： 第三组包含了6个数，卡诺图如下：
化简即得： 对以上三个式子都去两次非并利用摩根定律可得： 这样就完成了该问题的逻辑转化。 根据前面对该实验分析所得到的逻辑表达式可以发现，输入变量为A、B、C、D，但是在后面的逻辑运算中它们的“非”都用到了，也就是第一步我们要得到这四个变量的非。然后再进行后面的与非运算。三个输出变量的状态也可以用三个灯泡来表示，这里采用了三个颜色不同的灯泡用以区分。到这里，逻辑图就可以很容易的用Multisim软件模拟出来。 其中，最上面的X1灯泡亮时，表示输入数字在0≤X≤4范围内，X2亮时表示输入数字在5≤X≤9范围内，X3亮时表示输入数字在10≤X≤15范围内。这里还是用了四个开关，每个开关“开”表示1，“关”表示0，四个开关以ABCD的顺序来表示四位二进制数。四位二进制数同上，也有16中情况，这里不做一一展示，只对每一类给出一种模拟结果。
汇编语言程序设计实验报告三（子程序设计实验） 一、实验目的 1、掌握主程序与子程序之间的调用关系及其调用方法。 2、掌握子程序调用过程中近程调用与远程调用的区别。 3、熟练掌握码型变换的程序。 二、实验内容 1、从键盘输入二位非压缩BCD数，存入AX寄存器中，编程实现将其转换为二进制 数，并在屏幕上显示。要求码型转换程序用远程子程序编写，字符显示用近程子程序编写。数据可循环输入，遇‘00’结束。 三、实验准备 1、预习子程序设计的基本方法，根据实验内容要求编写出实验用程序。 2、熟悉键盘输入和字符显示的程序段的编制。 四、实验步骤 1、编辑、汇编源程序，生成可执行文件。 2、执行程序，检查输入、输出结果，看是否正确。如不正确，用DEBUG检查，修改 源程序，再汇编、运行，直到程序正确为止。 3、用DEBUG的T命令或P命令跟踪程序的执行，观察在远程和近程调用过程中，堆 栈的变化情况。 五、实验报告要求 1、分析近程调用和远程调用的主要区别。用DEBUG命令观察执行过程有何不同。 2、分析实验结果及所遇到的问题的解决方法。 主程序流程图 转换子程序TRAN流程图
七、程序清单 STA SEGMENT STACK ’STACK’ DB 100 DUP(0) STA ENDS GSAG SEGMENT PARA ‘CODE’ ASSUME CS:CSAG MAIN PROC FAR STRA T: PUSH DS SUB AX,AX PUSH AX REV: MOV AH,1 INT 21H MOV BL,AL INT 21H MOV AH,AL MOV AL,BL CMP AX,3030H JE ENDTRAN CALL NEAR PTR TRAN CALL FAR PTR CON MOV AL,0DH CALL FAR PTR DISP MOV AL,0AH CALL FAR PTR DISP MOV AL,0AH CALL FAR PTR DISP JMP REV ENDTRAN: RET MAIN ENDP TRAN PROC NEAR AND AX,0F0FH MOV BL,AL MOV BL,AL MOV CL,3 SHL AL,CL MOV CL,1 SHL BL,CL ADD AL,BL ADD AL,AH RET TRAN ENDP CSAG ENDS CSBG SEGMENT PARA’CODE’ ASSUME CS:CSBG
实验三选数据选择器实 验报告 集团公司文件内部编码：（TTT-UUTT-MMYB-URTTY-ITTLTY-
实验三、八选一数据选择器 一、实验目的： 1.熟悉Quartus II6.0软件的使用和FPGA设计流程 2.用VHDL语言进行八选一数据选择器的设计 二、实验步骤： 一．建立文件夹：在D盘“xingming”的文件夹下建立一个名为“choice8”的文件夹。 二．建立新工程 1.双击桌面上Quartus II6.0 的图标，启动该软件。 2.通过File => New Project Wizard… 菜单命令启动新项目向导。在 随后弹出的对话框上点击Next按钮，在 What is the working directory for this project 栏目中设定新项目所使用的路径：D:\xingming\choice8；在 What is the name of this project 栏目中输入新项目的名字:choice8，点击 Next 按钮。在下一个出现的对话框中继续点击Next,跳过这步。 3.为本项目指定目标器件：选择器件系列为ACEX1K ,选择具体器件为 EP1K30TC144-3 1728 24576 ,再点击Next。在弹出的下一对话框中继续点击Next ，最后确认相关设置，点击Finish按钮，完成新项目创建。 三．设计输入 1.建立一个VHDL文件。通过 File => New 菜单命令，在随后弹出的对 话框中选择 VHDL File选项，点击 OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 2.在VHDL界面输入8选1数据选择器程序，然后通过File => Save
实验三、八选一数据选择器 一、实验目的： 1.熟悉Quartus II6.0软件的使用和FPGA设计流程 2.用VHDL语言进行八选一数据选择器的设计 二、实验步骤： 一．建立文件夹：在D盘“xingming”的文件夹下建立一个名为“choice8” 的文件夹。 二．建立新工程 1.双击桌面上Quartus II6.0 的图标，启动该软件。 2.通过File => New Project Wizard… 菜单命令启动新项目向导。在随后弹 出的对话框上点击Next按钮，在 What is the working directory for this project 栏目中设定新项目所使用的路径：D:\xingming\choice8；在What is the name of this project 栏目中输入新项目的名字:choice8，点击 Next 按钮。在下一个出现的对话框中继续点击Next,跳过这步。 3.为本项目指定目标器件：选择器件系列为ACEX1K ,选择具体器件为 EP1K30TC144-3 1728 24576 ,再点击Next。在弹出的下一对话框中继续点击Next ，最后确认相关设置，点击Finish按钮，完成新项目创建。 三．设计输入 1.建立一个VHDL文件。通过 File => New 菜单命令，在随后弹出的对话框中 选择 VHDL File选项，点击 OK 按钮。通过 File => Save As 命令，将其保存，并加入到项目中。 2.在VHDL界面输入8选1数据选择器程序，然后通过File => Save As 命 令保存。
四．综合适配 1.选择Processing =>Start Compilation命令,检查发现无程序语法错误。 2.执行Tools =>Netlist Viewer =>RTL Viewe, 生成RTL图。 五．模拟仿真 1.在 File 菜单下，点击 New 命令。在随后弹出的对话框中，切换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮。 2.选择命令 Edit=>End Time ，时间设置为30000ns , 进入到波形编辑界 面。在 Edit 菜单下，点击Insert Node or Bus… 命令,或在结点名字区连续双击鼠标左键两次，在新出现的框图中点击Node Finder出现结点查找器窗口搜索结点名, 在上一个框图中点击 Node Finder… 按钮后，打开Node Finder 对话框。点击 List 按钮，列出电路所有的端子。点击 >> 按钮，全部加入。点击 OK 按钮，确认。 3.回到 Insert Node or Bus 对话框，点击 OK 按钮，确认。 4.编辑输入激励信号波形.选中 a 信号，在 Edit 菜单下，选择 Value => Clock… 命令。在随后弹出的对话框的 Period 栏目中设定参数为10ns，点击 OK 按钮，重复前面的操作，设置输入信号b的参数为20ns ，c信号的参数为30ns，d信号的参数为40ns，e信号的参数为50ns，f信号的参数为60ns，g信号的参数为70ns，h信号的参数为80ns，输入激励信号波形编辑完毕。同样的，s[0]、s[1]、s[2]的参数分别设置为10ns、20ns、30ns。 5.功能仿真：(1)Processing=>Generate Functional Simulation Netlist
实验五子程序结构设计 一、实验目的 1、加深对子程序的理解，掌握子程序的结构。 2、掌握子程序的设计、编写及调试方法。 二、实验内容 1、已知在内存数据段中GRADE开始单元连续存放着10个学生的成绩，试 采用子程序结构编程实现以下功能： （1）找到最高成绩，将其偏移地址存放在内存单元MAX中。 （2）统计不及格的人数，存放在内存单元COUNT中。 （3）计算平均成绩（只取整数部分）。 （4）在屏幕上显示平均成绩。 要求：将以上功能分别写成子程序，数据区定义如下 DSEG SEGMENT GRADE DB 76，68，54，80，45，92，63，58，94，85 MAX DW ? COUNT DB ? DSEG ENDS 答：源程序： DATAS SEGMENT GRADE DB 76,68,54,80,45,92,63,58,94,85 MAX DW? COUNT DB? DATAS ENDS CODES SEGMENT ASSUME CS:CODES,DS:DATAS MAIN PROC FAR START: PUSH DS MOV AX,0 PUSH AX MOV AX,datas MOV DS,AX CALL MAXGRADE CALL BUJIGE
CALL AVGRADE RET MAIN ENDP MAXGRADE PROC FAR push ax push cx push si mov cx,10 mov ax,0 mov si,ax start_loop: mov ax,word ptr grade[si] cmp ax,word ptr grade[si+1] jge big mov ax,word ptr grade[si+1] big: inc si loop start_loop mov max,ax pop si pop cx pop ax ret MAXGRADE ENDP BUJIGE PROC FAR PUSH SI PUSH CX PUSH AX MOV AX,0 MOV COUNT,0 MOV CX,10 LOOP_START2: MOV AX,WORD PTR GRADE[SI] CMP AX,60 JG SMALL2 INC COUNT SMALL2: INC SI LOOP LOOP_START2 POP AX POP CX POP SI
译码器和数据选择器 12级电子信息工程20121060192 朱加熊 实验目的 1、熟悉集成译码器和数据选择器。 2、掌握集成译码器和数据选择器的应用。 3、学习组合逻辑电路的设计。 实验仪器及材料 1、双踪示波器 2、器件： 74LS00 二输入端四“与非”门1片 74LS20 四输入端双“与非”门1片 74LS139 双2-4先译码器1片 74LS153 双4选1数据选择器1片 实验内容 1、译码器逻辑功能测试 将74LS139译码器按图3.1接线，按表3.1分别置位输入电平，填输出状态表。
仿真结果Y0 Y1
Y2 Y3
2、译码器转换 将双2-4线译码器转换为3-8译码器。 （1）、画出转换电路图。 （2）、在试验箱上接线并验证设计是否正确。 （3）、设计并填写该3-8线译码器逻辑功能表，画出输入、输出波形。 电路图
逻辑功能表 注：表中Y=Yi 表示Yi=0，其余输 出值为1 3、数据选择器的测试及应 用 （1）、将双4选1数据选择器74LS153参照图3.2接线，测试其逻辑功能并填写功能表3.2. A B C Y 0 0 0 Y0 0 1 Y1 0 1 0 Y 2 0 1 1 Y 3 1 0 0 Y 4 1 0 1 Y 5 1 1 0 Y 6 1 1 1 Y7
（2）、将试验箱上4个不同频率的脉冲信号接到数据选择器4个输入端，将选择端置位，使输入端分别观察到4种不同频率的脉冲信号。 （3）、分析上述实验结果并总结数据选择器的作用。 逻辑功能表 输出控制选择端数据输入端输出 E A1 A2 D3 D2 D1 D0Y H X X X X X X L L L L X X X L L L L L X X X H H L L H X X L X L L L H X X H X H L H L X L X X L L H L X H X X H
Web应用程序设计综合实验报告题目：网上购物系统 学生姓名： XXX 学号： XXXXXXXXXXX 院（系）： XXXXXXX 专业： XXXXXXXXXX 指导教师： XXXXXXXXXX 2014 年 7月 6 日
1、选题背景 随着计算机技术的发展和网络人口的增加，网络世界也越来越广播，也越来越来越丰富，网上商城已经成为网上购物的一股潮流。互联网的跨地域性和可交互性使其在与传统媒体行业和传统贸易行业的竞争中是具有不可抗拒的优势。在忙碌丰富的社会生活中，人们开始追求足不出户就能买到心仪的商品，是越来越多的上网爱好者实现购物的一种方式，对于企业来说，网络交易能大大提高交易速度、节约成本。在这种形势下，传统的依靠管理人员人工传递信息和数据的管理方式就无法满足企业日益增长的业务需求，因而开发了这样一个具有前台后台的网上商城系统，以满足购物者和企业的需求。 因此这次毕业设计题目就以目前现有的网上商城系统为研究对象，研究一般的网上商城的业务流程，猜测其各个功能模块及其组合、连接方式，并分析其具体的实现方式，最后使用Java加web服务器和数据库完成一个网上商城系统的主要功能模块。通过这样一个设计，可以提高自己Java编程的水准，也练习了怎样构建一个完整的系统，从系统的需求分析到设计，直至编码、测试并运行，熟悉并掌握一个完整的Web开发流程，为今后工作打下基础。 1.1设计任务 从以下几个方面实现网络商城的基本功能： 1、用户部分： （1）用户的登录和注册，用户必须注册才能购物，注册时系统会对注册信息进行验证，进入系统或是结账时，用户可以进行登录，登录时，如果密码错误，系统会进行验证并提示错误。 （2）浏览商品，实现用户可以在网络商店中随意浏览商品，商品按类别分类，方便用户查找不同类别的商品 （3）购物车管理，能实现添加商品、删除商品、更新商品的功能。 （4）生成订单，查看购物车后单击下一步则生成订单信息表，一旦提交订单，则购物车就不能被改变。 2、管理员部分：
实验报告 学院：电气工程学院专业：电子信息工程班级： 姓名学号实验组实验时间指导教师成绩实验项目名称四选一多路选择器 实验目的 1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言 2．熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作 3．学会使用Vector Wave波形仿真 实 验 要 求 按照老师的要求完成实验，编写实验报告 实验原理 选择器常用于数字4路信号的切换。四选一选择器有4个输入端input0、1、2、3.两个信号控制端a,b及一个信号输出端y。当a,b input0-input3中的一个输入信号与输出y端口接通。用拨码开关作四位数据及两位控制端的输LED s1和s0LED 与数据输入端a,b,c,d4选一数据选择器设计的正确性。 实 验 仪 器 软件：Altera Quartus II 9.0 集成开发环境。
实验步骤 1.选择“开始”→“所有程序”→“Altera”→“Quartus II 9.0”→“Quartus II 9.0（32bit）”，启动软件。 2.选择“File”→“New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。 3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。 4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶 层文件的实体名 6.新建设计文件，选择“File|New”，在New对话框中选择Device Design Files下的Verilog File，单击OK，完成新建设计文件。 7.在新建设计文件中输入Verilog程序. 8.结果仿真 实 验 内 容 编写四选一电路的VHDL代码并仿真，编译下载验证 实验数据一：实验程序: LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT（input：IN STD_LOGIC_VECTOR (3 DOWNTO 0)； sel：IN STD_LOGIC_VECTOR (1 DOWNTO 0)； y：OUT STD_LOGIC); END mux4； ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS (input，sel) BEGIN IF (sel=“00”) THEN y<= input（0）； ELSIF（sel=“01”）THEN y<= input（1）；