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３２４电子工艺技术第３０卷第６期 技术的不断进步发展而言。 图１三种不同基板ＭＣＭ 图２键合工艺技术 ３Ｄ封装的主要优势为：具有最小的尺寸和质量，将不同种类的技术集成到单个封装中，用短的垂直互连代替长的２Ｄ互连，降低寄生效应和功耗等。码Ｖ的关键技术是ｚ轴互连和电隔离技术。包括通孔的形成；堆叠形式（晶圆到晶圆、芯片到晶圆或芯片到芯片）；键合方式（直接Ｃｕ—Ｃｕ键合、粘接、直接熔合和焊接）；绝缘层、阻挡层和种子层的淀积；铜的填充（电镀）和去除；再分布引线（ＲＤＬ）电镀；晶圆减薄；测量和检测等。而这种集成技术会使ＩＣ制造与封装发生工艺交叠ＨＪ。 ｌ偈Ｖ关键工艺技术 ｒＩ．ＳＶ集成被定义为一种系统级集成结构，在这一结构中，多层平面器件被堆叠起来，并经由穿透硅通孔（１＇ｓＶ）在ｚ方向连接起来，主要工艺技术为层减薄技术、通孔工艺、对准和键合技术等。 １，１减薄工艺 大多数３Ｄ—ＩＣ工艺中，单个Ｉｃ的厚度要求都远低于７５Ｉｘｍ。减薄器件晶圆成为很重要的工艺之一。减薄技术面临的首要挑战就是超薄化工艺所要求的＜５０斗ｍ的减薄能力。传统上，减薄工艺仅仅需要将硅片从晶圆加工完成时的原始厚度减薄到３００斗ｍ～４００斗ｍ。在这个厚度上，硅片仍然具有相当的厚度来容忍减薄工程中的磨削对硅片的损伤及内在应力，同时其刚性也足以使硅片保持原有的平整状态㈣。 在传统减薄工艺的粗精磨之后残留在磨削表面的损伤是造成破片的主要直接原因。之所以产生这样的损伤是因为磨削工艺本身就是一种物理损伤性工艺，其去除硅材质的过程本身就是一个物理施压、损伤、破裂和移除的过程。为了消除这些表面损伤及应力，人们考虑了各种方法：干抛、湿抛、干法刻蚀和湿法刻蚀等，目前在实际批量生产中应用最多目前业界的主流解决方案是采用东京精密公司所率先倡导的一体机思路，将硅片的磨削、抛光、保护膜去除和划片膜粘贴等工序集合在一台设备内，通过独创的机械式搬送系统使硅片从磨片一直到粘贴划片膜为止始终被吸在真空吸盘上，始终保持平整状态。当硅片被粘贴到划片膜上后，比划片膜厚还薄的硅片会顺从膜的形状而保持平整，不再发生翘曲和下垂等同题，从而解决了搬送的难题。如日本东京精密公司的一体机ＰＧ２００／３００ＲＭ硅片在不用离开真空吸盘的情况下就可以顺次移送到粗磨、精磨和抛光等不同的加工位，完成整个减薄的过程。这一独创的设计完全克服了磨片后硅片的严重翘曲所造成的难以搬送到抛光机的问题。同时也避免了磨片后的严重翘曲使表面损伤扩大，进而破裂的危险。１．２通孔工艺 Ｉ．２．１通孔制造 晶圆上通孔制造是ＴｓＶ技术的核心，目前“钻蚀”ＴＳＶ的技术主要有两种，一种是干法刻蚀或称博世刻蚀，另一种是激光烧蚀。博世工艺为ＭＥＭＳ工业而开发，快速地在去除硅的ＳＦ６等离子刻蚀和实现侧壁钝化的Ｃ４Ｆ８等离子沉积步骤之间循环切换‘６‘。， 激光技术作为一种不需掩膜的工艺，避免了光刻胶涂布、光刻曝光、显影和去胶等工艺步骤，已取得重大进展。三星（韩国）已经在存储器叠层中采用了这一技术。激光加工系统供应商Ｘｓｉｌ公司（爱尔兰）为偈Ｖ带来了最新解决方案，Ｘｓｉｌ称激光钻 孔工艺将首先应用到低密度闪存及ＣＭＯＳ传感器万方数据
电子封装技术发展现状及趋势 摘要 电子封装技术是系统封装技术的重要内容，是系统封装技术的重要技术基础。它要求在最小影响电子芯片电气性能的同时对这些芯片提供保护、供电、冷却、并提供外部世界的电气与机械联系等。本文将从发展现状和未来发展趋势两个方面对当前电子封装技术加以阐述，使大家对封装技术的重要性及其意义有大致的了解。 引言 集成电路芯片一旦设计出来就包含了设计者所设计的一切功能，而不合适的封装会使其性能下降，除此之外，经过良好封装的集成电路芯片有许多好处，比如可对集成电路芯片加以保护、容易进行性能测试、容易传输、容易检修等。因此对各类集成电路芯片来说封装是必不可少的。现今集成电路晶圆的特征线宽进入微纳电子时代，芯片特征尺寸不断缩小，必然会促使集成电路的功能向着更高更强的方向发展，这就使得电子封装的设计和制造技术不断向前发展。近年来，封装技术已成为半导体行业关注的焦点之一，各种封装方法层出不穷，实现了更高层次的封装集成。本文正是要从封装角度来介绍当前电子技术发展现状及趋势。
正文 近年来，我国的封装产业在不断地发展。一方面，境外半导体制造商以及封装代工业纷纷将其封装产能转移至中国，拉动了封装产业规模的迅速扩大；另一方面，国内芯片制造规模的不断扩大，也极大地推动封装产业的高速成长。但虽然如此，IC的产业规模与市场规模之比始终未超过20%，依旧是主要依靠进口来满足国内需求。因此，只有掌握先进的技术，不断扩大产业规模，将国内IC产业国际化、品牌化，才能使我国的IC产业逐渐走到世界前列。 新型封装材料与技术推动封装发展，其重点直接放在削减生产供应链的成本方面，创新性封装设计和制作技术的研发倍受关注，WLP 设计与TSV技术以及多芯片和芯片堆叠领域的新技术、关键技术产业化开发呈井喷式增长态势，推动高密度封测产业以前所未有的速度向着更长远的目标发展。 大体上说，电子封装表现出以下几种发展趋势：（1）电子封装将由有封装向少封装和无封装方向发展；（2）芯片直接贴装（DAC）技术，特别是其中的倒装焊（FCB）技术将成为电子封装的主流形式；（3）三维（3D）封装技术将成为实现电子整机系统功能的有效途径；（4）无源元件将逐步走向集成化；（5）系统级封装（SOP或SIP）将成为新世纪重点发展的微电子封装技术。一种典型的SOP——单级集成模块（SLIM）正被大力研发；（6）圆片级封装（WLP）技术将高速发展；（7）微电子机械系统（MEMS）和微光机电系统（MOEMS）正方兴未艾，它们都是微电子技术的拓展与延伸，是集成电子技术与精密
1、将硅单晶棒制成硅片的过程包括哪些工艺？ 答：包括：切断、滚磨、定晶向、切片、倒角、研磨、腐蚀、抛光、清洗、检验。 2、切片可决定晶片的哪四个参数/ 答：切片决定了硅片的四个重要参数：晶向、厚度、斜度、翘度和平行度。 3、硅单晶研磨清洗的重要性。 答：硅片清洗的重要性：硅片表面层原子因垂直切片方向的化学键被破坏成为悬挂键，形成表面附近的自由力场，极易吸附各种杂质，如颗粒、有机杂质、无机杂质、金属离子等，造成磨片后的硅片易发生变花发蓝发黑等现象，导致低击穿、管道击穿、光刻产生针孔，金属离子和原子易造成pn结软击穿，漏电流增加，严重影响器件性能与成品率 45、什么是低K材料？ 答：低K材料：介电常数比SiO2低的介质材料 46、与Al 布线相比，Cu 布线有何优点？ 答：铜作为互连材料，其抗电迁移性能比铝好，电阻率低，可以减小引线的宽度和厚度，从而减小分布电容。 4、硅片表面吸附杂质的存在状态有哪些？清洗顺序？ 答：被吸附杂质的存在状态：分子型、离子型、原子型 清洗顺序：去分子－去离子－去原子－去离子水冲洗－烘干、甩干 5、硅片研磨及清洗后为什么要进行化学腐蚀，腐蚀的方法有哪些？ 答：工序目的：去除表面因加工应力而形成的损伤层及污染 腐蚀方式：喷淋及浸泡 6、CMP（CMP-chemical mechanical polishing）包括哪些过程？ 答：包括：边缘抛光：分散应力，减少微裂纹，降低位错排与滑移线，降低因碰撞而产生碎片的机会。表面抛光：粗抛光，细抛光，精抛光 7、SiO2按结构特点分为哪些类型？热氧化生长的SiO2属于哪一类？ 答：二氧化硅按结构特点可将其分为结晶形跟非结晶形，热氧化生长的SiO2为非结晶态。 8、何谓掺杂？ 答：在一种材料(基质)中，掺入少量其他元素或化合物，以使材料(基质)产生特定的电学、磁学和光学性能，从而具有实际应用价值或特定用途的过程称为掺杂。 9、何谓桥键氧，非桥键氧？它们对SiO2密度有何影响？ 答：连接两个Si—O四面体的氧原子称桥联氧原子，只与一个四面体连接的氧原子称非桥联氧原子。桥联的氧原子数目越多，网络结合越紧密，反之则越疏松 10、氧化硅的主要作用有哪些？ 答：1、作为掩膜，2、作为芯片的钙化和保护膜，3、作为电隔离膜，4、作为元器件的组成部分。 11、SiO2中杂质有哪些类型？ 答：替代式杂质、间隙式杂质 12、热氧化工艺有哪些？ 答：有干氧氧化、湿氧氧化、水汽氧化 13、影响氧化速率的因素有？ 答：温度、气体分压、硅晶向、掺杂 14、影响热氧化层电性的电荷来源有哪些类型？降低这些电荷浓度的措施? 答：1）可动离子电荷（Qm）：加强工艺卫生方可以避免Na+沾污；也可采用掺氯氧化，固定Na+离子；高纯试剂 2）固定离子电荷Qf ：（1）采用干氧氧化方法（2）氧化后，高温惰性气体中退火
电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
- 18 - 收稿日期：2012-03-26 应用于三维封装中的硅通孔技术 邓小军1，曹正州2 （1.无锡创立达科技有限公司，江苏 无锡 214142；2.中国电子科技集团公司第58研究所，江苏 无锡 214035） 摘 要：随着集成电路日新月异的发展，当半导体器件工艺进展到纳米级别后，传统的二维领域封装已渐渐不能满足电路高性能、低功耗与高可靠性的要求。为解决这一问题，三维封装成为了未来封装发展的主流。文章简要介绍了三维封装的工艺流程，并重点介绍了硅通孔技术的现阶段在CSP 领域的应用，以及其未来的发展方向。关键词：三维封装；硅通孔；CSP 中图分类号：TN305.94 文献标识码：A 文章编号：1681-1070（2012）09-0018-06 The Through Silicon Via Technology Using in 3D Packaging DENG Xiao-jun 1, CAO Zheng-zhou 2 （1. Wuxi TreasureStar Technology Co ., LTD ., Wuxi 214142, China ; 2. China Electronics Technology Group Corporation No .58 Research Institute , Wuxi 214035, China ） Abstract: With the development of now day integrated circuit, the traditional 2D packaging can not satisfy the requirement of high function, low power and high reliability when the semiconductor device develops into nano level. To solve the problem, 3D packaging becomes the mainstream of future package. In this paper, authors introduce the process flow of 3D package and emphasize the through silicon via （TSV ）technology using in CSP area and the further development’s direction. Key words: 3D packaging; TSV; CSP 1 引言 在过去的三十年间，半导体技术已经在二维领域得到了广泛的应用。一个关键原因就是金属氧化物半导体（MOS ）器件数量的快速增长趋势是可以根据摩尔定律预测的[1] 。但是近年来实际的器件增长趋势已经和理想模型的预测有所差别了。因为随着芯片功能的增强，芯片内集成的晶体管数目越来越多，体积也越来越大，功耗也越来越高，kT /q 比无法继续在现有技术层面缩小，因此在不提高泄漏上限的基础上降低MOS 器件的阈值电压就变得十分困难。而阈值电压无法降低，降低功耗和提高器件 的性能这两种要求就会产生冲突。尤其是在高集成 度条件下，单个芯片内各个系统的互连引线过长和过多，其阻容延迟和寄生电容会使器件工作速度降低。另外，其所引发的信号传输延迟、信号带宽不足和控制时序的不一致性，会制约当前通信技术和大型计算机技术的发展。还有，互连引线过长引起的噪声问题也不容忽视，而各种噪声均与信号在互连引线中的传输距离密切相关。要满足上述性能要求，必须突破当前二维器件技术水平的制约。 大规模集成电路的结构是其中一种解决方案。随着电路集成度越来越高，信号的延迟主要取决于引线长度和引脚电容。三维大规模集成电路是一种能提升性能同时不需要增加功耗的解决途径。带来
一、填空题（30分=1分*30）10题/章 晶圆制备 1．用来做芯片的高纯硅被称为（半导体级硅），英文简称（GSG ），有时也被称为（电子级硅）。2．单晶硅生长常用（CZ法）和（区熔法）两种生长方式，生长后的单晶硅被称为（硅锭）。 3．晶圆的英文是（wafer ），其常用的材料是（硅）和（锗）。 4．晶圆制备的九个工艺步骤分别是（单晶生长）、整型、（切片）、磨片倒角、刻蚀、（抛光）、清洗、检查和包装。 5．从半导体制造来讲，晶圆中用的最广的晶体平面的密勒符号是（100 ）、（110 ）和（111 ）。 6．CZ直拉法生长单晶硅是把（融化了的半导体级硅液体）变为（有正确晶向的）并且（被掺杂成p型或n型）的固体硅锭。 7．CZ直拉法的目的是（实现均匀掺杂的同时并且复制仔晶的结构，得到合适的硅锭直径并且限制杂质引入到硅中）。影响CZ直拉法的两个主要参数是（拉伸速率）和（晶体旋转速率）。 8．晶圆制备中的整型处理包括（去掉两端）、（径向研磨）和（硅片定位边和定位槽）。 9．制备半导体级硅的过程：1（制备工业硅）；2（生长硅单晶）；3（提纯）。 氧化 10．二氧化硅按结构可分为（）和（）或（）。 11．热氧化工艺的基本设备有三种：（卧式炉）、（立式炉）和（快速热处理炉）。 12．根据氧化剂的不同，热氧化可分为（干氧氧化）、（湿氧氧化）和（水汽氧化）。 13．用于热工艺的立式炉的主要控制系统分为五部分：（工艺腔）、（硅片传输系统）、气体分配系统、尾气系统和（温控系统）。 14．选择性氧化常见的有（局部氧化）和（浅槽隔离），其英语缩略语分别为LOCOS和（STI ）。15．列出热氧化物在硅片制造的4种用途：（掺杂阻挡）、（表面钝化）、场氧化层和（金属层间介质）。16．可在高温设备中进行的五种工艺分别是（氧化）、（扩散）、（）、退火和合金。 17．硅片上的氧化物主要通过（热生长）和（淀积）的方法产生，由于硅片表面非常平整，使得产生的氧化物主要为层状结构，所以又称为（薄膜）。 18．热氧化的目标是按照（）要求生长（）、（）的二氧化硅薄膜。19．立式炉的工艺腔或炉管是对硅片加热的场所，它由垂直的（石英工艺腔）、（加热器）和（石英舟）组成。 淀积 20．目前常用的CVD系统有：（APCVD ）、（LPCVD ）和（PECVD ）。 21．淀积膜的过程有三个不同的阶段。第一步是（晶核形成），第二步是（聚焦成束），第三步是（汇聚成膜）。 22．缩略语PECVD、LPCVD、HDPCVD和APCVD的中文名称分别是（等离子体增强化学气相淀积）、（低压化学气相淀积）、高密度等离子体化学气相淀积、和（常压化学气相淀积）。 23．在外延工艺中，如果膜和衬底材料（相同），例如硅衬底上长硅膜，这样的膜生长称为（同质外延）；反之，膜和衬底材料不一致的情况，例如硅衬底上长氧化铝，则称为（异质外延）。
第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；
目录 一、填空题（每空1分，共24分） (1) 二、判断题（每小题1.5分，共9分） (1) 三、简答题（每小题4分，共28分） (2) 四、计算题（每小题5分，共10分） (4) 五、综合题（共9分） (5) 一、填空题（每空1分，共24分） 1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。 2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。 3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。 4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。 5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。 6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底 片。 7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。 8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。 9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。 10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。 11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。 12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。常规平面工艺扩散工序中的有限表 面源扩散过程中，杂质在体内满足高斯分布函数分布。 13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。 14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。 15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。 16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。 17.自持放电的形式有辉光放电、弧光放电、电晕放电、火花放电。 18.离子对物体表面轰击时可能发生的物理过程有反射、产生二次电子、溅射、注入。 19.溅射镀膜方法有直流溅射、射频溅射、偏压溅射、磁控溅射（反应溅射、离子束溅射）等。 20.常用的溅射镀膜气体是氩气（Ar）,射频溅射镀膜的射频频率是13.56MHz。 21.CVD过程中化学反应所需的激活能来源有？热能、等离子体、光能等。 22.根据向衬底输送原子的方式可以把外延分为：气相外延、液相外延、固相外延。 23.硅气相外延的硅源有四氯化硅（SiCl4）、三氯硅烷（SiHCl3）、二氯硅烷（SiH2Cl2）、硅烷（SiH4）等。 24.特大规模集成电路（ULIC）对光刻的基本要求包括高分辨率、高灵敏度的光刻胶、低缺陷、精密的套刻对准、对大尺寸硅片 的加工等五个方面。 25.常规硅集成电路平面制造工艺中光刻工序包括的步骤有涂胶、前烘、曝光、显影、坚膜、腐蚀、 去胶等。 26.光刻中影响甩胶后光刻胶膜厚的因素有溶解度、温度、甩胶时间、转速。 27.控制湿法腐蚀的主要参数有腐蚀液浓度、腐蚀时间、腐蚀液温度、溶液的搅拌方式等。 28.湿法腐蚀Si所用溶液有硝酸-氢氟酸-醋酸（或水）混合液、KOH溶液等，腐蚀SiO2常用的腐蚀剂是HF溶液，腐蚀 Si3N4常用的腐蚀剂是磷酸。 29.湿法腐蚀的特点是选择比高、工艺简单、各向同性、线条宽度难以控制。 30.常规集成电路平面制造工艺主要由光刻、氧化、扩散、刻蚀、离子注入（外延、CVD、PVD）等工 艺手段组成。 31.设计与生产一种最简单的硅双极型PN结隔离结构的集成电路，需要埋层光刻、隔离光刻、基区光刻、发射区光刻、引线区 光刻、反刻铝电极等六次光刻。 32.集成电路中隔离技术有哪些类？ 二、判断题（每小题1.5分，共9分） 1.连续固溶体可以是替位式固溶体，也可以是间隙式固溶体（×） 2.管芯在芯片表面上的位置安排应考虑材料的解理方向，而解理向的确定应根据定向切割硅锭时制作出的定位面为依据。（√） 3.当位错线与滑移矢量垂直时，这样的位错称为刃位错，如果位错线与滑移矢量平行，称为螺位错（√） 4.热氧化过程中是硅向二氧化硅外表面运动，在二氧化硅表面与氧化剂反应生成二氧化硅。（×） 5.热氧化生长的SiO2都是四面体结构，有桥键氧、非桥键氧，桥键氧越多结构越致密，SiO2中有离子键成份，氧空位表现为带正
西安电子科技大学 硕士研究生课程考试试卷 科目集成电路封装与测试 题目硅通孔（TSV）工艺技术 学号 1511122657 班级 111504 姓名马会会 任课教师包军林 分 数 评卷人 签名 注意事项 1.考试舞弊者做勒令退学或开除学籍 2.用铅笔答题一律无效（作图除外） 3.试题随试卷一起交回 硅通孔TSV工艺技术
1511122657 马会会 摘要:本文主要介绍近几年封装技术的快速发展及发展趋势。简单介绍了TSV技术的发展前景及其优势。详细介绍了硅通孔工艺以及其关键技术。并针对TSV 中通孔的形成，综述了国内外研究进展，提出了干法刻蚀、湿法刻蚀、激光钻孔和光辅助电化学刻蚀法（PAECE）等四种TSV通孔的加工方法、并对各种方法进行了比较，提出了各种方法的适用范围。 关键词：后摩尔时代；封装技术；TSV；硅通孔 Abstract:This paper mainly introduces the rapid development and development trend of packaging technology in recent years.In the brief introduction of several vertical packaging technology, the paper focuses on the development of TSV technology and its advantages. The technology of Si - through hole and its key technologies are introduced in detail. In this paper, the research progress of TSV was summarized, and the method of dry etching, wet etching, laser drilling and photo assisted electrochemical etching (PAECE) was proposed, and four kinds of TSV through hole were compared. Keywords:Post Moore era; packaging technology; TSV; silicon through hole 引言 集成电路技术在过去的几十年里的到了迅速的发展。集成电路的速度和集成度得到了很大的提高并且一直遵循摩尔定律不断发展，即单位集成电路面积上可容纳的晶体管数目大约每隔18个月可以增加一倍。然而，当晶体管尺寸减小到几十纳米级后，想再通过减小晶体管尺寸来提升集成电路的性能已经变得非常困难，要想推动集成电路行业继续遵循摩尔定律发展就不得不寻求新的方法。 自从集成电路发明以来，芯片已无可辩驳地成为电子电路集成的最终形式。从那以后，集成度增加的速度就按照摩尔定律的预测稳步前进。摩尔定律的预测在未来若干年依然有效的观点目前仍然被普遍接受，然而，一个同样被广泛认同的观点是，物理定律将使摩尔定律最初描述的发展趋势停止。在这种情况下，电子电路技术和点路设计的概念将进入一个新的发展阶段，互连线将在重要性和价值方面得到提升。在被称作“超越摩尔定律”的新兴范式下，无论是物理上还是使用上，在z轴方向组装都变得越来越重要。目前在电子封装业中第三维正在被广泛关注，成为封装技术的主导。 图1 封装的技术演变与长期发展图
微处理器体系结构综述 题目三维集成电路综述 专业微电子学与固体电子学 学号1208090538 学生韩新辉 指导教师戴力 2013 年春季学期
三维集成电路综述 摘要：本文介绍了集成电路从开始发展到SOC再到NOC以及后来的三维集成电路中应用的3D NOC。然后从工艺（SOI技术和TSV技术）、拓扑结构、功耗等方面阐述了研究现状、需要亟待解决的技术问题以后发展方向。最后，对文章做了总结。 关键字：3D NOC 三维集成电路TSV 拓扑结构功耗 1 引言 从1947年第一个半导体晶体管的发明,到1958年采用硅平面工艺的集成电路诞生,直到后来的SOC,半导体集成电路一直遵循着摩尔定律高速发展着。随着集成电路技术的不断发展，在单一芯片上集成更多的资源已经成为片上系统（SOC）设计的重要挑战。在当前的高性能SOC设计中，已经可以包含多个处理器、存储器、模拟电路、数模混合电路等不同的IP单元。当SOC变得越来越复杂时，芯片的速度、功耗、面积、总线交换的效率等成为高性能SOC设计面临的最大问题。尤其是总线架构的系统结构大大的限制了SOC多个核之间高效的数据通信。其主要表现在三个方面：（1）扩展性差；（2）线通信效率低；（3）单一时钟同步问题。 1999年前后，一些研究机构开始使用系统的方法研究SOC通信单元，将计算机网络技术移植到芯片设计中来，提出了一种全新的集成电路体系结构NOC(Network On Chip)，从体系结构上彻底解决总线架构带来的问题。NoC具有更高的带宽，它的网络拓扑结构提供了良好的可扩展性；由于NOC所使用的通信协议层本身属于独立的资源，因此提供了支持高效率可重用设计方法学的体系结构；NoC使用全局异步局部同步(Global Asynchronous Local Synchronous,GALS)机制，每一个资源节点都工作在自己的时钟域,而不同的资源节点之间则通过OCN进行异步通讯，很好地解决了总线结构的单一时钟同步问题。然而，二维片上网络结构随着核数的增加，通信性能并不能成比例的提升，因而限制了整个系统的性能。 三维集成电路制造技术可以通过将原二维集成电路中较长的水平互联线替
目录 摘要........................................................................................................................................................... I Abstract .................................................................................................................................................... I I 第一章绪论. (1) §1.1 研究背景 (1) §1.2 TSV互连结构可靠性研究面临的挑战 (2) §1.3 国内外研究现状 (2) §1.4 目前TSV可靠性研究存在问题归纳及研究意义 (6) §1.5 本文的研究内容及创新点 (7) 第二章基本理论与研究方法介绍 (9) §2.1 有限元分析方法介绍 (9) §2.1.1 有限元分析的基本理论方法 (9) §2.1.2 ANSYS有限元分析仿真软件简介 (9) §2.2 振动分析基本理论 (11) §2.2.1 模态分析基本理论 (11) §2.2.2 随机振动分析概述 (12) §2.3 热力学理论 (13) §2.3.1 热传导的基本原理 (13) §2.3.2 热应力基本原理 (14) §2.4 正交试验设计方法 (15) §2.5 本章小结 (16) 第三章随机振动条件下TSV互连结构可靠性研究 (17) §3.1 硅通孔互连结构有限元模型的建立 (17) §3.1.1 硅通孔互连结构尺寸参数 (17) §3.1.2 硅通孔互连结构材料参数 (18) §3.1.3 单元类型的选择 (18) §3.1.4 硅通孔互连结构三维有限元模型 (19) §3.2 TSV互连结构随机振动分析 (19) §3.2.1 模态分析 (20) §3.2.2 随机振动分析激励 (21) §3.2.3 TSV互连结构随机振动分析结果 (22) §3.3 随机振动条件下TSV互连结构单因子分析 (24) §3.3.1 TSV高度对TSV互连结构随机振动可靠性的影响 (24) §3.3.2 两种微凸点材料TSV互连结构可靠性对比分析 (26) §3.3.3 不同焊料对TSV互连结构随机振动可靠性的影响 (27) §3.4 本章小结 (29) 第四章随机振动条件下TSV互连结构多参数多目标优化设计 (31) §4.1 基于正交试验设计方法的硅通孔互连结构可靠性分析 (31) §4.1.1 TSV互连结构参数组合正交试验设计 (31) §4.1.2 TSV互连结构随机振动应力方差分析 (32) §4.2 基于正交设计和灰色关联的TSV互连结构多因素多目标优化设计 (34) §4.2.1 TSV互连结构正交优化设计的局限 (34) §4.2.2 灰色关联分析过程 (35)
绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
4#210宿舍集体版总结 引言 第一只晶体管 ?第一只晶体管, AT&T Bell Lab, 1947 ?第一片单晶锗, 1952 ?第一片单晶硅, 1954 (25mm，1英寸) ?第一只集成电路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961 摩尔定律晶体管最小尺寸的极限 ?价格保持不变的情况下晶体管数每12月翻一番，1980s后下降为每18月翻一番； ?最小特征尺寸每3年减小70% ?价格每2年下降50%； IC的极限 ?硅原子直径: 2.35 ?； ?形成一个器件至少需要20个原子； ?估计晶体管最小尺寸极限大约为50 ?或0.005um，或5nm。 电子级多晶硅的纯度 一般要求含si>99.9999以上，提高纯度达到 99.9999999—99.999999999%（9-11个9）。其导电性介于10-4-1010 。电子级高纯多晶硅以9N以上为宜。 cm /
1980s以前半导体行业的模式 1980s以前：大多数半导体公司自己设计、制造和测试IC芯片，如Intel，IBM 1990s以后半导体行业的模式 F&F模式，即Foundry(代工)+Fabless(无生产线芯片设计), 什么是Foundry 有晶圆生产线，但没有设计部门；接受客户订单，为客户制 造芯片； IC流程图: 接受设计订单→芯片设计→EDA编辑版图→将版图交给掩膜版制造商→制造晶圆→芯片测试→芯片封装 硅片制备与高温工艺单晶生长：直拉法区熔法 高温工艺:氧化，扩散，退火。 Si集成电路芯片元素组成 ■半导体（衬底与有源区）：单晶Si ■杂质（N型和P型）：P (As)、B ■导体（电极及引线）：Al、Wu（Cu 、Ti）、poly-Si ■绝缘体（栅介质、多层互连介质）：SiO2、Si3N4 硅的重要性
集成电路设计学习思考题 一、概念题： 1、微电子学：主要是研究电子或离子在固体材料中的运动规律及应用，并利用它实现信号处理功能的科学，是电子学的分支，其目的是实现电路和系统的集成，这种集成的电路和系统又称为集成电路和集成系统。 2、集成电路：（Integrated Circuit，缩写为IC）是指通过一系列特定的加工工艺，将多个晶体管、二极管等有源器件和电阻、电容器等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或GaAs等）或者说陶瓷等基片上，作为一个不可分割的整体执行某一特定功能的电路组件。 3、综合：从设计的高层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满足上述要求的目标结构的过程。如果是靠人工完成，通常简单地称之为设计；而依靠EDA 工具自动生成，则称之为综合。 4、模拟验证：指对实际系统加以抽象，提取其模型，输入计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作用下的反应，判断该系统是否实现预期的功能。 5、计算机辅助测试（CAT）技术：把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。 6、图形转换技术：是指将掩膜板上设计好的图形转移到硅片上的技术，包括光刻与刻蚀技术。 7、薄膜制备技术：指通过一定的工序，在衬底表面生产成一层薄膜的技术，此薄膜可以是作为后序加工的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电气连接作用的金属膜等。 8、掺杂：是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的目的。 9、系统功能设计：是最高一级的设计，主要是指根据所设计系统的要求（包括芯片的功能、性能、尺寸、功耗等），进行功能划分和数据流、控制流的设计，完成功能设计。
- 1 - 硅通孔（TSV ）转接板微组装技术研究进展* 刘晓阳1，刘海燕2，于大全3，吴小龙1，陈文录1 （1. 江南计算技术研究所，江苏 无锡 214083； 2. 华进半导体封装先导技术研发中心有限公司，江苏 无锡 214135； 3. 中国科学院微电子研究所，北京 100029） 摘 要：以硅通孔（TSV ）为核心的三维集成技术是半导体工业界近几年的研发热点，特别是2.5D TSV 转接板技术的出现，为实现低成本小尺寸芯片系统封装替代高成本系统芯片（SoC ）提供了解决方案。转接板作为中介层，实现芯片和芯片、芯片与基板之间的三维互连，降低了系统芯片制作成本和功耗。在基于TSV 转接板的三维封装结构中，新型封装结构及封装材料的引入，大尺寸、高功率芯片和小尺寸、细节距微凸点的应用，都为转接板的微组装工艺及其可靠性带来了巨大挑战。综述了TSV 转接板微组装的研究现状，及在转接板翘曲、芯片与转接板的精确对准、微组装相关材料、工艺选择等方面面临的关键问题和研究进展。 关键词：硅通孔（TSV ）；转接板；微组装技术；基板；2.5D/3D 集成 中图分类号：TN305.94 文献标识码：A 文章编号：1681-1070（2015）08-0001-08 Development of Micropackage Technology for Through Silicon Via (TSV) Interposer LIU Xiaoyang 1, LIU Haiyan 2, YU Daquan 3, WU Xiaolong 1, CHEN Wenlu 1（1. Jiangnan Institute of Computing Technology , Wuxi 214083, China ;2. National Center for Advanced Packaging , Wuxi 214135, China ; 3. Institute of Microelectronics of Chinese Academy of Sciences , Beijing 100029, China ） Abstract: In recent years, 3D integration technology with the key technology of through silicon via (TSV) has been a research and development hotspot of semiconductor industry. Especially, 2.5D TSV interposer technology has been provided a solution for substituting low cost small size die system package for high cost system on chip (SOC). As the medilayer, interposer achieves 3D interconnection between die to die and die to substrate, and has reduced the cost of system on chip and power consumption. In the structure of 3D package based on TSV interposer, there have been very huge challenges for micropackage technology and reliability of interposer, with new type package structures and materials introduced, and with large size high power die and small size fine pitch microbumps applied. In the paper, the currently research of TSV interposer micropackage was summarized, including the key questions and development of warpage of interposer, pinpoint between die and interposer, materials of micropackage, and technics choice, etc. Key words: through Silicon via (TSV); interposer; micropackage; substrate; 2.5D/3D integration 收稿日期：2015-5-4 *基金项目：国家科技重大专项（2011ZX02709-2）；国家自然科学基金（61176098） DOI:10.16257/https://www.doczj.com/doc/5217563607.html,ki.1681-1070.2015.0080