基本后端流程（漂流&雪拧）
----- 2010/7/3---2010/7/8
本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。
此后端流程大致包括以下内容：
1.逻辑综合（逻辑综合是干吗的就不用解释了把？）
2.设计的形式验证（工具formality）
形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。
3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用
primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（PR后也需作signoff的时序分析）
4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR）
5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到
网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。
6.APR后的门级功能仿真（如果需要）
7.进行DRC和LVS，如果通过，则进入下一步。
8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。
9.将此macro作为一个模块在另外一个top设计中进行调用。
10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整
的芯片，具体操作下面会说。
11.重复第4到7步
1.逻辑综合
1）设计的8*8verilog代码如下
module mux (clk,clr,data1,data2,dataout);
input clk,clr;
input [7:0] data1,data2;
output reg [15:0] dataout;
always @(posedge clk)
begin
if(!clr)
begin
dataout<=0;
end
else
begin
dataout<=data1*data2;
end
end
endmodule
2）综合之前，我们要选取库，写好约束条件，修改dc的启动文件synopsys_dc.setup，目标库选择TSMC（此设计都是用TSMC18的库）的typical.db。(选择max库会比较好) Dc的命令众多，但是最基本的命令差不多，此设计的约束文件命令如下：
create_clock -period 10 [get_ports clk] //用于时钟的创建
set_clock_latency -source -max 0.2 [get_ports clk] //外部时钟到core的clk连线延时
set_clock_latency -max 0.1 [get_ports clk] //core的clk到寄存器clk端的net连线延时
set_clock_uncertainty -setup 2 [get_ports clk] //时钟延时的不确定性，求setup违规时会被计算进去
set_clock_uncertainty –hold 1 【all_clocks】
set_input_delay -max 0.5 -clock clk [get_ports [list [remove_from_coll [all_inputs] clk] ] //输入延时，外部信号到input端的连线延时
set_output_delay -max 0.5 -clock clk [all_outputs] //输出延时
set_driving_cell -lib_cell INVX4 [all_inputs] //输入端的驱动强度
set_load -pin_load 0.0659726 [all_outputs] //输出端的驱动力
set_wire_load_model -name tsmc18_wl10 -library typical //内部net的连线模型
set_wire_load_mode enclosed //定义建模连线负载相关模式
set_max_area 0
compile
report_timing
report_constraint
change_names -rule verilog –hier
set_fix_multiple_ports_net –all
write -format verilog -hier -output mux.sv //输出网表，自动布局布线需要write -format ddc -hier -output mux.ddc //输出ddc
write_sdf mux.sdf //输出延时文件，静态时序分析时需要
write_sdc mux.sdc //输出约束信息，自动布局布线需要
3）逻辑综合
启动design_vision。Read->mux.v
输入约束文件。File->excute script->verti.con
之后会产生mux.sv,mux.sdc,mux.sdf,mux.ddc等文件
4）时序分析
综合以后我们需要分析一下时序，看时序是否符合我们的要求，综合实际上是一个setup 时间的满足过程，但是我们综合的时候，连线的负载只是库提供的（即上面的wire_load），并不是实际的延时，所以一般做完综合以后，时间余量（slack）应该为时钟的30%（经验值），以便为后面实际布局布线留下充足的延时空间。因为如果slack太小，甚至接近于0，虽然我们看起来是没有时序违规的，但是实际布局以后，时序肯定无法满足。
使用report_timing命令，可以查看时序分析报告：
****************************************
Report : timing
-path full
-delay max
-max_paths 1
-sort_by group
Design : mux
Version: D-2010.03-SP1
Date : Fri Jul 2 12:29:44 2010
****************************************
Operating Conditions: typical Library: typical（模型库）
Wire Load Model Mode: enclosed
Startpoint: data2[4] (input port clocked by clk)
Endpoint: dataout_reg_15_
(rising edge-triggered flip-flop clocked by clk)
Path Group: clk
Path Type: max
Des/Clust/Port Wire Load Model Library
------------------------------------------------
mux tsmc18_wl10 typical （线载模型及库）
Point Incr Path
-------------------------------------------------------------------------- clock clk (rise edge) 0.00 0.00 clock network delay (ideal) 0.00 0.00 input external delay 0.50 0.50 f data2[4] (in) 0.01 0.51 f mult_14/b[4] (mux_DW_mult_uns_0) 0.00 0.51 f mult_14/U131/Y (INVX1) 0.54 1.05 r mult_14/U161/Y (NOR2X1) 0.14 1.18 f mult_14/U39/S (CMPR42X1) 0.68 1.87 f mult_14/U12/CO (ADDFX2) 0.32 2.19 f mult_14/U11/CO (ADDFX2) 0.23 2.42 f mult_14/U10/CO (ADDFX2) 0.23 2.65 f mult_14/U9/CO (ADDFX2) 0.23 2.88 f mult_14/U8/CO (ADDFX2) 0.23 3.10 f mult_14/U7/CO (ADDFX2) 0.23 3.33 f mult_14/U6/CO (ADDFX2) 0.23 3.56 f mult_14/U5/CO (ADDFX2) 0.23 3.79 f mult_14/U4/CO (ADDFX2) 0.23 4.02 f mult_14/U3/CO (ADDFX2) 0.23 4.25 f mult_14/U2/CO (ADDFX2) 0.22 4.47 f mult_14/product[15] (mux_DW_mult_uns_0) 0.00 4.47 f dataout_reg_15_/RN (DFFTRXL) 0.00 4.47 f data arrival time 4.47
clock clk (rise edge) 10.00 10.00 clock network delay (ideal) 0.30 10.30 clock uncertainty -0.10 10.20 dataout_reg_15_/CK (DFFTRXL) 0.00 10.20 r library setup time -0.19 10.01 data required time 10.01
-------------------------------------------------------------------------- data required time 10.01 data arrival time -4.47
-------------------------------------------------------------------------- slack (MET) 5.55 我们来看以上报告，dc报告的时候会显示出关键路径，即延时最大的路径，时序分析包括两段，前面一段是信号的延迟时间，即data arrival time 为4.47，下面是计算要求时间，也即相对于时钟，设计所能忍受的最大延时，由于到达寄存器clk端延时，即clock network delay，所以设计增加了0.30的余量，同样由于时钟的不确定度（可能提前也可能延后0.1），我们取最坏情况，就是时钟超前0.1，则时间余量减去0.1，最后一个是门的建立时间要求，是0.19，最后得到数据的要求时间。
Slack是要求时间减去到达时间的差值，slack越大越好。越大说明留给布局布线的时序越宽松。从报告中我们看出，时序余量为5.55，说明时序达到了要求，足够满足我们以后布局布线的时序要求。
当然，我们有专门的时序分析工具，primetime，下面会稍微介绍。
2.形式验证
1）怎么保证综合前和综合后的网表逻辑功能是一致的呢，对门级网表进行动态仿真，又太浪费时间，于是，一款强大的验证工具formality，给了我们很好的帮助。
2）形式验证数据准备：综合前RTL代码，综合后的网表，综合所用到的库。
3）验证过程如下：
1.首先我们打开formality，命令为fm_shell（命令行界面），formality（图形界面）。初学
者一般使用图形界面，使用图形界面的时候，工具会自动产生一个log文件，记录命令，我们可以将这个文件内容做一个fms格式，这样在下次验证的时候可以使用命令界面。
2.打开formality如下
第一步：首先我们加入原RTL代码，reference->read_design file->verilog->mux.v，选择好以后load file
第二步：然后选择库，没加库之前，FM会自动加载与工艺无关的库，所以我们要自己把自己的目标库加上去，reference->read DB libarary->DB，选择typical.db
第三步：设置top名reference->set top design 我们选择mux为top名同样的方法对网表进行设置（第二个菜单栏implementation）
然后转到第四栏，点击run matching
最后转到第五栏，verify，如果网表无错，会显示验证通过。
3 静态时序分析
静态时序分析主要针对大型ASIC设计，
4 自动布局布线
1）数据准备
第一：需要综合后的网表以及时序约束文件mux.sv,mux.sdc
第二：需要自动布局布线的物理库（lef文件，这里用到tsmc18_6lm_cic.lef, tsmc18_6lm_antenna_cic.lef）
为了能够了解lef文档的作用，这里对lef做简单的介绍，lef一般分为两种：
一种是技术物理库，主要包含工艺信息，设计规则信息，金属通孔信息等。下例是对金属一层的定义，TYPE指明METAL1是可布线层，WIDTH定义的是METAL1的默认布线宽度，SPACING用于设定METAL1布线间距。DIRECTION HORIZONTAL指明METAL1是用于水平走线，当然这并不意味着它不能垂直走线，在一些布线资源较少的区域，还是可以选择垂直布线的。具体介绍，可以参考相关技术文档。
LAYER METAL1
TYPE ROUTING ;
WIDTH 0.230 ;
MAXWIDTH 9.9 ;
AREA 0.202 ;
SPACING 0.230 ;
SPACING 0.6 RANGE 10.0 100000.0 ;
PITCH 0.560 ;
DIRECTION HORIZONTAL ;
EDGECAPACITANCE 9.1090e-05 ;
END METAL1
另外一种就是单元物理库，定义了单元库中各单元的信息，文件又有两部分一种是SITE语句对布局（placement）最小单位的定义，另一部分是采用MACRO语句对单元属性及几何形状的描述，下例是对一个与门为例来看看lef是如何描述它的。MACRO是单元定义的关键字，每一个MACRO代表一个单元。CLASS core说明该单元是用于芯片的核心区，SIZE 确定了单元的面积大小，比如5.04是代表该单元的高度，后面我们做单元供电route的时候，可以看到它们的宽度就是这个数值。再后面就是定义引脚A，B，Y，VDD，VSS等。MACRO AND2X1
CLASS CORE ;
FOREIGN AND2X1 0.000 0.000 ;
ORIGIN 0.000 0.000 ;
LEQ AND2XL ;
SIZE 2.640 BY 5.040 ;
SYMMETRY x y ;
SITE tsm3site ;
PIN Y
DIRECTION OUTPUT ;
PORT
LAYER METAL1 ;
RECT 2.355 2.380 2.500 2.660 ;
END
END Y
PIN B
DIRECTION INPUT ;
PORT
LAYER METAL1 ;
RECT 0.800 2.315 1.215 2.895 ;
END
END B
PIN A
DIRECTION INPUT ;
PORT
LAYER METAL1 ;
RECT 0.150 1.820 0.565 2.315 ;
END
END A
PIN VSS
DIRECTION INOUT ;
USE ground ;
SHAPE ABUTMENT ;
PORT
LAYER METAL1 ;
RECT 1.790 -0.400 2.640 0.400 ;
RECT 1.450 -0.400 1.790 0.575 ;
RECT 0.000 -0.400 1.450 0.400 ;
END
END VSS
PIN VDD
DIRECTION INOUT ;
USE power ;
SHAPE ABUTMENT ;
PORT
LAYER METAL1 ;
RECT 1.755 4.640 2.640 5.440
END
END VDD
OBS
LAYER METAL1 ;
RECT 1.835 1.935 1.885 2.355 ;
END
END AND2X1
第三：时序库文件，typical.lib，也就是时序文件，定义了门的各种时序信息，某种意义来讲，这个和综合使用的db库是等价的。
2）布局布线过程：
第一步：打开encounter 把数据输入，另外在advanced栏的Power相应位置填上VDD,和VSS。如下图，设置完以后，记得把设置的配置文件做一个save以便于下次使用
第二步：打开以后，我们可以看到芯片区域，左边粉红色的就是标准单元，中间那个就是我们要设计的区域，64%是指cell面积的占有率，一般来说控制在70%左右，布线的时候不会引起拥塞。
另外我们需要对芯片进行稍微的更改，Floorplan->specify floorplan.，将core to IO那些项都
填上45，留给电源环的放置。
第三步：添加电源环
设置如下图，
NET填写VDD和VSS，layer选择顶层的两层金属，宽度设置为20（这个不定，可以根据实际设计来定），offset选择center in channel，则电源环会被设置在IO与core之间。
还需要横竖添加stripes，降低IRdrop。
第四步：自动布局以及布置标准单元，因为此设计较小，并没有block，所以可以直接进行标准单元的放置。Place->standard cells and blocaks->OK
然后我们发现标准单元已经被加进去了：
第五步：布置好了以后，我们需要将电源，地，等接口先连接起来，首先我们在floorplan 中选择global net connection，分别将VDD,VSS等都连接起来。
然后我们需要specify route将电源和地线先连接起来，选择route->specify route
因为我们这个设计只有标准单元，所以我们只要选择标准单元的布线即可：
完成以后，点击OK，会得到下面的图：每行的row都有线连接到外面的电源环
第六步：时钟树综合（CTS），这是一个APR设计中最重要的一环，为什么要进行时钟树综合呢，简单地说，因为信号传输的延时，我们需要让相应路径的时钟路径的也具有同样的延
时，通过添加时钟缓冲器的方法，来消除各路径的建立时间，具体请参考相关书籍和资料。添加好时钟树以后的版图如下：加了时钟树以后的版图密集了很多，因为加了很多buf。
时钟树的脚本：
AutoCTSRootPin clk
Period 10ns
MaxDelay 500ps # set_clock_latency
MinDelay 0ps # set_clock_latency
MaxSkew 100ps
SinkMaxTran 400ps
BufMaxTran 400ps
Obstruction NO
DetailReport YES
PadBufAfterGate NO
RouteClkNet NO
PostOpt YES
OptAddBuffer YES
OptAddBufferLimit 100
NoGating NO
Buffer CLKBUFX1 CLKBUFXL CLKBUFX2 CLKBUFX3 CLKBUFX4 CLKBUFX8 CLKBUFX12 CLKBUFX16 CLKBUFX20 CLKINVXL CLKINVX1 CLKINVX2 CLKINVX3 CLKINVX4 CLKINVX8 CLKINVX12 CLKINVX16 CLKINVX20
END
然后将脚本选中，并进行时钟树综合。
第七步：优化设计，命令optDesign –postCTS，然后report_timing查看时序报告，确定无违规，再进行完全布线。
第八步：完全布线，route ->nanoroute->route
之后得到的版图如下所示：
第九步：保存设计，提取需要的数据。
这里特别注意提取gds文件的时候，需要指定库文件中的streamOut.map文件，和merge gds
（tsmc18_core.gds）文件，如图所示
保存网表，并将此版图提取的网表做一次formality，与原代码匹配成功。
再提取def文件，保存为mux.def
5 第二次静态时序分析
用版图实际提取的延时文件进行
6 APR后仿真
用modelsim对版图提取的网表和sdf文件进行仿真。
7 用calibre对版图进行DRC及其LVS验证
在做这步之前，我们需要把相关的文档拷贝到icfb的工作目录下
Encounter导出的gds文档：这里是mux8.gds（注意merge库的map文件）
技术文档如：0.18um_Virtuoso4.4.tf，可以在厂家提供的库中去找
显示文件：display.drf
Caliber验证文件：drc，lvs文档
第一步：将encounter的版图数据导入virtuoso，打开icfb&，选择file->import->stream
然后将版图信息和技术文件填入：
导入成功以后会出现我们所做的库，mux就是我们encounter中所画的版图。
我们把版图打开：
这就是我们所画的版图然后在此进行drc，和lvs，通过以后再进行下面的工作。
关于包装设计的几点建议 包装从原始社会的保护或贮藏的功能，到后来具备移动运输的过程，并随着产品交易的出现，逐渐具备了初期促销的特征。从二次世界大战以后，人们将产品包装所具备的促销功能，发挥到了淋漓尽致的地步。今天，人们在购买商品时，商品包装自身所体现出来的个性化色彩，影响着不同消费层次人们的心理需求，可以这么说，包装设计至今经历了保护、贮藏、运输、促销、个性化这几个阶段，进行适合的有针对性的包装设计，已经成了衡量一个包装好坏的重要标准，随着国内市场经济的蓬勃发展，包装设计也被提到了一个全新的高度。 1.包装设计首先是团队合作的结晶 今天的包装设计，更讲究市场策略，从其本身来说，这是一项高智力的综合性服务工作。它不是单独的一项作业，而是更多其它部门参与和整合的结果，商家更象是一个合作伙伴，一个包装设计项目需要多个人协作完成，需要与商家沟通、交流，需要与负责生产和销售的人密切合作，相互配合。对于重大项目，还应包括市场调研人员，顾问等专业人员的介入。总之，一个好的设计是群体协作的最佳体现。合作愈密切，产品占领市场，取得好的销售业绩的把握性就越大。 2.包装设计是门定位的艺术 对于包装设计来说，找对设计的方向，比什么都重要。客户做一项设计，往往出于各种各样的原因。有时是为了推出一种全新的产品，有时是为了原产品的更新换代而对其产品进行改进，无论设计的动机如何，充分了解消费者的需求是必不可少的，这就需要这个项目的设计团队，对市场有一定的了解，例如：客户推出的是全新产品，就要进行研究，其目标市场何在，如何针对目标消费群制订出相应的设计方案；如果是新产品的更新换代，那么其原有的品牌包装上的哪些优点需要继承；如果对产品进行重新设计，它是为了开发新的市场还是为了扭转日趋下滑的销售状况，其同类产品销售如何，有何优劣，现有设计中有哪些需要
P24 1.1.3如何初估各种结构构件的截面尺寸 主动记忆一些常识性的工程数据，比如梁板的跨高比，剪力墙墙厚，平时注意积累分析，多问多算，大工程做细，小工程做精。 1.1.3熟记民用建筑设计荷载 （1）多高层住宅楼（商品房），二次装修改造的荷载，落棉荷载一般取值2.0kN/m2。 （2）3个2.0kN/m2 楼面做法自重（2.0kN/m2）轻质隔墙自重（2.0kN/m2）活荷载取值（2.0kN/m2） 2.0 2.0 2.0 左右，与实际不会有太大出入；对于屋面活荷载，不上人时0.5 kN/m2，上人时为2.0 kN/m2。 1.2.3 “次要让位于主要”的原则—明确哪些钢筋的位置对结构设计来说更重要 1.3.1 钢筋的三种连接方式—焊接、搭接、机械连接“孰优孰劣” 对于结构重要的部位，《高层建筑混凝土结构技术规程》（JGJ3-2002）规定钢筋的连接宜采用机械连接，而之前规范规定为焊接，改的原因是焊接会使被焊钢筋变脆，在抗震的重要部位，反而变成了“最坏”的做法。 机械连接分为邓强连接和不等强连接，I级为等强连接，II、III级则为不等强连接，主要是针对“钢筋接头处的强度是否大于钢筋母材强度”而言的。 设计可依据《钢筋机械连接通用技术规程》（JGJ 107-2003）中相关的规定，选择与受力情况相匹配的接头。 I级接头：套筒挤压、镦粗接头、剥肋滚螺纹。 剪力墙之水平与竖向分布筋，因钢筋较细，不是抗震的关键部位，适合采用搭接的方式，
不宜采用机械接头。 搭接接头应满足： （1）选择正确的搭接部位； （2）有足够的搭接长度； （3）搭接部位的箍筋间距加密至满足要求。 （4）有足够的混凝土强度与足够的保护层厚度。 如能满足这4款要求，搭接是一种比较好接头方式，而且往往是最省工的方法。但其缺点： （1）在抗震构件的内力较大部位，当构件承受反复荷载时，有滑动的可能； （2）在构件钢筋较密集时，采用搭接方法将使浇捣混凝土较为困难。 当受拉钢筋直径大于28mm，受压钢筋直径大于32mm时，不宜采用搭接。
IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目） 15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题 目） 16、请描述一下国内的工艺现状。（仕兰微面试题目）
当你坐在计算机旁工作或在网上冲浪，当你打开电视机欣赏节目，当你在川流不息的人群中拿起无绳电话，当你的VCD或DVD正在播放惊心动魄的hoolywood 电影......你可知道在这些和我们的生活悉悉相关的IC设计者（大规模集成电路）在默默的工作。 个人电脑、因特网、无绳电话、天气预报、模拟战争、空中预警、导弹卫星......几乎所有的新名词都和IC密切相关。IC工业的成就和未来正引起人类社会新的变革。当比尔.盖茨在condex大会上为我们描绘如诗般的internet生活；当intel和amd宣布里程碑式的1G处理器；你是否了解为致力于创造和改变人们生活方式的IC设计工程师是如何把我们的每一个梦想变成现实？ 笔者愿以一个普通设计人员的身份帮你撩开IC设计的神秘面纱。 1，项目和课题； （1）Herbert Kroemer说过这样的名言：“任何一种新的并具创造性的技术的应用原理总是，也一直都是，因为这种技术所创造的应用。” 设计IC的唯一目的就是为了满足某种需求，譬如CPU和DRAM是为了计算机而存在；而80C51系列单片机就是因为很多的工控应用而蓬勃发展，而象mpeg1,mpeg2，mp3解码器这些专用电路更是目的明确。因此IC设计项目总是和应用密切相关。不要盯住无用的“新技术”而投入过份的精力。早在voodoo之前Nviria公司就创造了曲面帖图技术，但这种技术太超前了，以致它现在都是不切实际的幻想。然而任何IC开发计划又都必须具有前瞻性，只是这种前瞻性必须是也只能是：当芯片在制造厂流片成功时正是它所对应的技术即将或大量应用时。 （2）在IC设计行业，“时间就是金钱”是永远不变的铁律。 没有那个公司会做过时的IC，再傻的老板都不会在现在把开发mpeg1或10M以太网芯片做为自己的目标，因为技术和应用发展的方向正在淘汰他们，一切不和时宜和不具前瞻性的项目都不具吸引力。我所在的term就将千兆以太网芯片作为自己的努力方向，因为它比现在正流行的传输率快一个阶段。随千兆以太网标准的推出，未来的局域网应用一定会是千兆的天下，这称为技术贮备。NVIDIA公司在推出TNT2时早在研发NV20。符合技术发展潮流和应用规律的项目是保证投资回报和团队生存的基本要求。 （3）“没有人愿意和巨人打架”，syrex和IDT的失败正是这句话的真实印证。任何产品目标都必须是切实可行符合业界规范的。一个小的刚刚涉足IC设计的trem将CPU设计作为自己的目标无疑是可笑和毫无意义的。他必须了解自己的研发能力可以达到什么样的程度，这包括了项目带头人的能力和技术专长，包括了整个团队的开发经验等等。在IC设计中，最讲究的就是要“专”，不要什么都想干，往往什么都干不成。比如一个在网络开发方面有经验的TERM没必要选择开发单片机，最可能的是他会开发网路产品而在需要用单片机或DSP作为microcontroller时去买nation semiconducter或TI的芯核(我们所属的TMI公司就是这样)；我们在开发USB芯片的过程中，从来不把host controller作为自己的目标，因为作为一个在国内的刚刚组建的IC design term，我们根本没有技术，经验和能力去和nec、philips、intel或、nation semiconductor比较。即使我们研发的USB1.1标准的芯核也只可以作为usb接口的以太网卡的一部分来使用，而不是作为一款单独的产品； 众所周知曾经有中国的SVCD规范出台，SVCD的最终失败正是因为它不符合国际标准；符合标准是IC设计的前提，计算机产业的迅速发展正是因为它的标准化。对标准的兼容性是一片IC是否可以被市场认可的关键。VIA正是因为intel在很多技术上的专利而不得不收购S3、syrex等公司来换取技术专利交换协议以保持和intel处理器的兼容性。另外，一个研发团队对标准的掌握程度和速度直接决定产品在市场中的成败。我们在开发USB接口的100M以太网卡芯片的过程中，之所以USB部分开发迅速，而network的mac部分遇到
教程 第一部分：画图前的准备！ 除了自备笔记本，或者建立一个专门记录自己成长的word文档，以便随时记录你的疑问，这对你快速成长绝对有帮助！ 另外最好备入门最常用的规范、图集、手册： 1. 民用建筑电气设计规范（一套） 2. 建筑电气常用数据 3. 工业与民用配电设计手册 另外说明以下两点： A.楼主操作的软件情况：Autocad2008平台，天正电气8.5二次开发软件。 B.如果知道自己哪方面的知识不足就要自学哦，亲们。 B.理论基础：至 少学过电路原理，至于电机学、电力系统没学过没关系，可以自学，我就是这样的 建筑电气设计包含的系统有： A供配电系统，这是核心，其中含电力、照明、线路敷设、电气设备选型等内容。 B防雷接地系统。 C消防系统（这部分有点不好搞的哦）。 D综合布线系统。 E安防系统。 F设备监控系统。 G广播系统。 其他系统（刚入门的可以先不了解） 建筑电气设计包含的计算有：最基本的是照度计算和负荷计算，至于电压损失、短路电流、无功补偿等那是等你上升到一个台阶之后的事情。
建筑电气会用到的设备分类：（这部分内容比较多，建议读者根据自己需要筛选最常用的） （一）.高压配电装置及高压电器 （二）.低压配电装置及低压电器 （三）.变压器及电源系统 （四）.防雷及接地装置 （五）.照明开关、插座 （六）.照明装置及调光设备 （七）.输、配电器材 （八）.电气信号装置及光电显示设备 （九）.电气消防及报警装置 （十）.建筑设备自动化系统 （十一）.安全防范系统 （十二）.通讯网络系统 （一）.高压配电装置及高压电器 ?高压配电装置：金属铠装式移开式高压开关柜（KYN）间隔移开式高压开关柜（JYN）箱式固定式高压开关柜（XGN）箱式环网式高压开关柜（HXGN） ?高压电器：高压断路器 （二）.低压配电装置及低压电器 ?低压配电装置：抽出式低压柜照明配电箱 ?低压断路器、剩余电流保护器：框架式断路器（ACB）塑料外壳式断路器（MCCB）微型断路器剩余电流保护器 ?接触器、电机起动器：交流接触器全压电机启动器交流减压电机启动器（星三角、自耦）软启动综合启动器变频电机启动器?电源切换系统及元器件： PC级自动转换开关电器 CB级自动转换开关电器
包装设计思路及技巧 前记：作为5P中的一P，包装设计的重要性不言而喻；然而，包装设计的工作却并非放了LOGO、外加产品图片那边简单——相反，一款成功的包装设计是环环相扣严密构思+艺术性创造和再现的结果。 且结合成功的包装设计和过往的经验，整理下包装设计的过程和以及如何进行重点环节把控——同时，为简单起见，该文中的包装设计仅指包装标签或包装画面上的设计。 一、包装设计过程： 整体上，包装的设计过程分为三部分： Step 1：结合推出新包装的目的、产品定位和利益、目标消费者、行销策略，并在分析老包装和竞品包装的基础上，确定包装的表现重点；在此之后根据表现重点，确认表现角度。 常见的开发新包装的目的包括：配方优化、增大容量、行销配合和新产品开发。若是前三者，则其创作会相对简单，只需在原包装上进行相应的信息添加和置换即可。如在包装正面增加配方升级的图标；添加大包装的促销信息（如是开发家庭装，则新包装上一般会体现家庭装、更优惠、更满足的信息——如果粒橙2.5L装的包装信息；若只是添加了一点，如牙膏类的，常在一头提示增加了多少G或#%）；行销配合方面常见的包括品牌信息更新（如代言人、赞助等）、促销活动（再来一瓶、13位号码对奖、集包装兑产品等）。 而新产品的开发部分，这一环节会复杂得多。但思考的指向应该是“通过包装，我需要让目标消费者感知到什么、感知到的第一印象是什么”——注意此处是指单纯地通过包装向消费者传达的内容而非这个产品（通过整体的行销）想向消费者传达的内容。 概括地讲，表现重点可分为三类：品牌、产品利益和消费者形象——“对于一些大的、有很高知名度的企业，我们可以用商标或品牌号为表现重点：具有自身特色或有某种特殊功能的产品或新产品的包装则可以用产品身身作为重点；一些对使用者我针对性强的商品包装可以以消费者为表现重点。”常见的，如可乐的包装上最明显的、甚至讲唯一可见的只是他的LOGO，因为对于可乐来说，产品上的包装只要消费者知道这是可乐的品牌即可，至于可乐代表什么、可乐的口味是什么、可乐的消费者是什么的可乐公司会通过其它行销手段来完成；而统一鲜橙多，整体的包装可以看成是一个重点展示产品的包装：大颗的鲜橙“座落”在包装上，显眼度远胜过其品牌名；再如酸酸乳类产品，包装的正面一般都是年龄人的画面，这则属于主要表现消费者类型的。当然，很多时候，整体的包装是三者或其中两者的平衡：如果粒橙在代言人广告期间，其包装常常一面展示产品、一面展示消费者。 那么，到底是应该选择展示三者中的哪个面呢？这个需依据公司整体的行销策略和产品的竞争环境来决定：前者会进行各种行销手段的职责分工，如包装实现什么、广告实现什么、促销实现什么等；后者决定了目前产品的竞争焦点何在，并进而影响包装的表现重点：如果市场的竞争是以品类为基础的，包装的重点一般是展示产品；如果产品的竞争上升至产品层面，对于产品差异点大的一般依会选择展示产品利益，
结构设计新手的七种学习方法 第一种武器：熟悉结构设计的任务和内容 如果你的职业规划是结构设计，了解民用建筑结构设计的深度很重要，起码要知道结构设计不同阶段的不同设计内容，这样可以做到有的放矢，心中有数。如果连起码的设计内容都不是这里缺一点就是那里漏一点，想不被审图办打回来都难！ 结构新手必看--民用建筑结构设计深度及图样 https://www.doczj.com/doc/4b5583115.html,/forum.php?mod=viewthread&tid=35189&fromuid=991887 05G104民用建筑结构初步设计深度及图样 04G103民用建筑结构施工图设计深度及图样 第二种武器：扎实的结构理论基础知识要用结构理论武装自己的头脑，切忌盲目上阵: 大学本科的材料力学、结构力学、混凝土设计原理、工程结构抗震设计、土力学与地基基础等等这些和结构设计紧密相关的主干课程务必要重视。真正的高手一定是具备理论和实践相结合的素质，但如果这些理论不过关的话何谈理论与实践相结合呢？很多学生在学校的时候总是觉得学校的课程枯燥无味，不知道学这些知识和实际的设计有什么样的联系。其实当你真正地涉足设计的时候却往往发现：原来我们90%的设计总是可以从我们的大学课程中找到它的原型。我们很多学员都是在开始设计的过程中发现自己大学的主干课程学得不扎实然后恶补，与其亡羊补牢，不如未雨绸缪。如果你的职业规划是结构设计，这些和结构设计紧密相关的主干课程务是一个必须跨过去的坎，任何抱着侥幸心理而又想做好结构设计的思想都是不切实际的,在这个原则问题上是无法妥协也是没有捷径而言的。比如结构新人在画楼梯大样配筋时经常容易犯图一的错误，之所以犯这样的错误就是因为对钢筋和混凝土的材料特性不了解。
设计流程 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门 级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选 择上面的三种仿真工具均可。 6、STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证 这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。 Backend design flow后端设计流程： 1、DFT Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler
关于IC验证经验的总结 完整的、详细的设计规范是验证工作的重要起点。 验证工作根据设计规范（Specification）进行，详细的Spec是RTL代码的编写工作的依据，也是验证工作的依据。当验证过程发现DUT的响应与testbench预计的不符时，需要根据Spec判断是DUT出现错误还是testbench出现错误。 参数化的全局定义 ?Register相关位及其数值的全局宏定义。reg_define.v ?相关路径的全局宏定义。define_board.v ?系统重要变量的显示信息。display.v ?与Register相关的比较任务和报错任务。reg_cmp ?时钟周期参数的定义，一般局部定义，用parameter定义。 存取波形及相应变量的数据，使用`ifdef为全局定义使用 1.波形源头文件是VCD波形，但过于庞大，可用来做功耗分析。 $dumpfile(“wave.vcd”); $dumpvars(0,xxx); $dump0ff; $dumpflush; 2.SHM波形是Cadence的，可以用simvision打开。 $shm_open(“wave.shm”); $shm_probe(xxx,“AST”); $shm_close; 3.FSDB波形是Novas的，可以用nwave打开。 $fsdbDumpfile(“wave.fsdb”); $fsdbDumpvars(0,xxx); 4.VPD波形是Synopsys的，可以用dve打开。 $vcdplusfile(“wave.vpd”); $vcdpluson(0,xxx); 5.变量的存取，可以使用宏来选择变量的存取与否与存取时间使用。
技术统一措施 一．荷载： 1．隔墙容重12KN/M3。内隔墙双面抹灰：12*h+0.8KN/M2 内隔墙单面贴砖：12*h+1.0KN/M2 内隔墙双面贴砖：12*h+1.2KN/M2 外墙保温按岩棉计算外墙双面抹灰：12*h+1.4KN/M2 外墙单面贴砖：12*h+1.6KN/M2 外墙双面贴砖：12*h+1.8KN/M2 外墙挂石材：12*h+2.3KN/M2 外墙保温按苯板计算外墙双面抹灰：12*h+1.2KN/M2 外墙单面贴砖：12*h+1.4KN/M2 外墙双面贴砖：12*h+1.6KN/M2 外墙挂石材：12*h+2.1KN/M2 注：1.计算墙线荷载时应扣除梁高，（特别注意砖墙上无梁时墙高度只扣除板厚）；h为墙厚 2.当墙外包梁或层高处梁有建筑造型时，输入荷载时要考虑这部分重量。 3.当外墙上开较小的窗洞或开门洞时，线荷载按满墙考虑，不折减；当 外墙上开较大的窗洞时（开洞面积占墙面积的0.3以上），线荷载考虑 0.8的折减系数；当两个剪力墙之间距离等于窗洞口时，线荷载=窗下 填充墙线荷载+窗线荷载（窗荷载取 1.0KN/M2）；落地幕面荷载 1.5 KN/M2。 4.与土接触的±0.000以下的墙体容重按20 KN/M3计算。 2．板荷载： （地热）一般楼板附加恒荷：2.0KN/M2活荷载按荷载规范取值 （散热器）一般楼板附加恒荷：1.5KN/M2 （地热）卫生间楼板附加恒荷：3.0KN/M2活荷：4.0KN/M2（设浴缸，坐便） （散热器）卫生间楼板附加恒荷：2.5KN/M2 活荷：8.0KN/M2（有分隔的蹲便公共卫生间）一般楼梯间恒荷：8.0 KN/M2活荷：3.5KN/M2 跨度（4m）较大楼梯恒荷：9.0 KN/M2活荷：3.5KN/M2（地热）公共走廊楼板附加恒荷：2.0KN/M2活荷载按荷载规范取值 （散热器）公共走廊楼板附加恒荷：1.5KN/M2 （地热）阳台楼板附加恒荷：2.0KN/M2活荷：2.5KN/M2 （散热器）阳台楼板附加恒荷：1.5KN/M2 （地热）电梯间楼板附加恒荷：2.0KN/M2电梯机房活荷：7.0KN/M2 （散热器）电梯间楼板附加恒荷：1.5KN/M2 不上人屋面附加恒荷：4.0KN/M2活荷：0.5KN/M2 上人屋面附加恒荷：4.5KN/M2活荷：2.0KN/M2 坡屋面附加恒荷：5.1KN/M2活荷：0.5KN/M2（按30o角，120mm 板厚折算）电梯吊钩恒荷集中力：50KN
IC设计流程之实现篇——全定制设计 要谈IC设计的流程，首先得搞清楚IC和IC设计的分类。 集成电路芯片从用途上可以分为两大类：通用IC（如CPU、DRAM/SRAM、接口芯片等）和专用IC（ASIC）（Application Specific Integrated Circuit），ASIC是特定用途的IC。从结构上可以分为数字IC、模拟IC和数模混合IC三种，而SOC（System On Chip，从属于数模混合IC）则会成为IC设计的主流。从实现方法上IC设计又可以分为三种，全定制（full custom）、半定制（Semi-custom）和基于可编程器件的IC设计。全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，这种方法比较适合大批量生产、要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。最后一种IC设计方向，则是基于PLD或FPGA器件的IC设计模式，是一种“快速原型设计”，因其易用性和可编程性受到对IC制造工艺不甚熟悉的系统集成用户的欢迎，最大的特点就是只需懂得硬件描述语言就可以使用EDA工具写入芯片功能。从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOSFET工艺又可分为NMOS、PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。GaAs器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标准半导体工艺有很大不同。在IC开发中，常常会根据项目的要求（Specifications）、经费和EDA工具以及人力资源、并考虑代工厂的工艺实际，采用不同的实现方法。 其实IC设计这个领域博大精深，所涉及的知识工具领域很广，本系列博文围绕EDA工具展开，以实现方法的不同为主线，来介绍这三种不同的设计方法：全定制、半定制和基于FPGA
中国IC设计公司现状和发展分析 1. 200万门是最大设计规模 本次调查显示了中国IC设计公司的地域分布特点，84%的IC设计公司主要集中在沿海城市及北京市，其中上海、无锡和杭州三地占40%，北京占26%，深圳为18%，成都/重庆占5%，西安和武汉分别为4%和3%。 目前，中国IC设计公司的主要资金来源是自筹和政府，中小规模的公司占主体，如下图图1所示。 在被调查的公司中，平均每个公司有6个产品系列，44%的受访公司产品系列在5个以下，20个以上占10%。目前，中国IC设计公司的最大设计规模为200万门(图1)。数字IC产品的设计水平主要集中在0.25到0.5微米以及0.5到1.5微米内，分别占34%和29%，小于0.25微米仅占20%；模拟IC中50%采用0.5到1.5微米，1.5微米以上占42%。 2. 主流产品通信类第一、消费类第二 42%受访公司的产品主要应用领域为通信，34%为消费类，分别占第一、二位；工业电子和计算机类分别占10%和8%。受访公司的主要产品集中在ASIC、MCU、视频类IC和数模混合IC，如图1所示，显示了通信领域对ASIC和MCU的巨大需求。另一方面也反映出由于经济实力和规模的制约，ASSP等标准器件的设计仍然处于弱势。 通信类产品是目前国产IC中最主要的一类，本次调查显示42%的公司涉足该类产品，52%的受访者认为此类产品发展前景最好(图2)，28%的受访公司在未来的两年中将会推出通信类IC产品，但仅为第二位(图3)，暴露出中国IC设计公司对更高技术含量的通信类设计仍信心不足。随着中国在通信基础设施的大量资金投入，通信IC的市场的进一步扩大必将吸引更多国内IC设计公司的关注。请参见图2，图3。 图2 图3 在被调查公司的产品类型中，电视/视频/显示相关产品占12%，位居第三。该数据显示未来视频相关产品为广大IC公司所看好，这与目前宽带到户、数字HDTV、MPEG技术的发展趋势
新手如何学习建筑电气设计 从事建筑电气设计工作，到如今已经将近两年。虽然是电气工程及其自动化专业毕业，但是电气这个专业实在太大，在学校里没有接触过建筑电气的内容，几乎所有的知识都是在工作之后一点一点重新学习的。正好总结一下这一年多来自己的学习之路，不敢说是指南，只能说是经验，一家之见，浅薄得很。 什么是建筑电气设计，这可是一篇大文章，我们先说「建筑」，后说「电气」，最后说「设计」。 建筑按功能分，可以分为民用建筑和工业建筑，民用建筑又分为公共建筑和居住建筑，往下还可以细分。按照高度可以分成低层、多层、中层（小高层）、高层、超高层。不同的分类对应不同的设计要求，确定了建筑的类别，是设计的第一步。 对于建筑设计来说，主要分为五大专业：建筑、结构、给排水、暖通、电气，每次建筑设计都是所有专业合作的结果，其他专业的设计会影响电气的设计，而电气的设计也会影响其他专业，所以要想做好建筑电气设计，至少要对其他各个专业都有基本的了解。 这方面的内容，推荐马志溪主编的《建筑电气工程》，在第一部分《基础篇》对各个专业均有介绍，而且特别强调出电气专业需要特别关注的内容。 说过了其他专业，接下来再来说回本专业「电气」，电气的一大特点就是涉及的内容多而杂，每个工程最后的图纸里，电气差不多总是最厚的那一摞。单单一个工程内，电气设计就可能包括照明、配电、防雷、接地、电视、电话、网络、消防、安防、广播等等十余个小系统，要想成为一名优秀的建筑电气设计师，要学的东西还是挺多的。还记得我一开始接触建筑电气的时候，真是觉得千头万绪，无处下手，很是苦恼了一段时间，才算渐渐摸对门路。 首先，我建议你先对建筑电气的知识体系有个总体的认知，不求都明白，至少要知道都有啥，哪些是基本的，哪些是附加的，就像车一样，哪些算是「低配」，哪些算是「高配」。知识体系建立了，再去学习就不会盲目了。所以这个阶段就需要一本能有总论性质的教材，如果你的专业有相关的课程那自然是极好的，如果没有，那么依然推荐上边那本马志溪主编的《建筑电气工程》。 学校的课程还是建议好好学的。理论扎实对于一名建筑电气设计师，是相当有好处的，所以本专业的课程，类似电路、模电、数电、电力电子、电力拖动、电磁场，对今后的工作都是有帮助的。甚至于高度数学、大学物理、大学化学这样的课程也别小看，建筑电气设计师最有价值的一个证书是注册电气工程师证，以上这些都是考试的范围之内。我的考试复习过程，就被高数折磨得痛苦不堪。 有一门课叫「供配电设计」，对于建筑电气设计相当重要，不过反正我本科的时候没有接触过，还是后来工作以后自学的，看的是翁双安主编的《供配电工程设计指导》。 行了，以上都是准备内容，下边正式介绍电气设计师的几大法宝：规范、图集、手册、图纸。 规范，是建筑设计最重要的依据之一，它规定了什么是对的，什么是错的，什么是好的，什么是差的。对于建筑电气设计来说，「符合规范」是基本的要求。但是真正实施起来，却未必那么容易，因为相关的规范实在是太多了。 规范分四种：国家标准、行业标准、地方标准、企业标准。注册电气工程师考试考到的常用国家标准就有六七十种，摞起来应该比我还高。不同的地区因为发展程度不同，还会各自出台各自的地方标准，有些企业（比如大型房地产公司、高级酒店、大型工业企业）也有自己成熟的企业标准。
手把手教你结构设计（入门到熟练） 1.结构设计的过程（了解） 本文是送给刚接触结构设计及希望从事结构设计的新手的，其目的是使新手们对结构设计的过程以及结构设计所包括的内容有一个大致的了解，请前辈们不要见笑了，新人们有什么问题也可以在贴中提出来，大家共同讨论，共同进步。 1，看懂建筑图 结构设计，就是对建筑物的结构构造进行设计，首先当然要有建筑施工图，还要能真正看懂建筑施工图，了解建筑师的设计意图以及建筑各部分的功能及做法，建筑物是一个复杂物体，所涉及的面也很广，所以在看建筑图的同时，作为一个结构师，需要和建筑，水电，暖通空调，勘察等各专业进行咨询了解各专业的各项指标。在看懂建筑图后，作为一个结构师，这个时候心里应该对整个结构的选型及基本框架有了一个大致的思路了. 2，建模(以框架结构为例)（关键） 当结构师对整个建筑有了一定的了解后，可以考虑建模了，建模就是利用软件，把心中对建筑物的构思在电脑上再现出来，然后再利用软件的计算功能进行适当的调整，使之符合现行规范以及满足各方面的需要.现在进行结构设计的软件很多，常用的有PKPM，广厦，TBSA等，大致都差不多。这里不对软件的具体操作做过多的描述，有兴趣的可以看看，每个软件的操作说明书（好厚好厚的，买起来会破产）。每个软件都差不多，首先要建轴网，这个简单，反正建筑已经把轴网定好了，输进去就行了，然后就是定柱截面及布置柱子。柱截面的大小的确定需要一定的经验，作为新手，刚开始无法确定也没什么，随便定一个，慢慢再调整也行。柱子布置也需要结构师对整个建筑的受力合理性有一定的结构理念，柱子布置的合理性对整个建筑的安全与否以及造价的高低起决定性作用...不过建筑师在建筑图中基本已经布好了柱网，作为结构师只需要对布好的柱网进行研究其是否合理.适当的时候需要建议建筑更改柱网.当布好了柱网以后就是梁截面以及主次梁的布置.梁截面相对容易确定一点，主梁按1/8~1/12跨度考虑，次梁可以相对取大一点主次梁的高度要有一定的差别，这个规范上都有要求。而主次梁的布置就是一门学问，这也是一个涉及安全及造价的一个大的方面.总的原则的要求传力明确,次梁传到主梁，主梁传到柱.力求使各部分受力均匀。还有，根据建筑物各部分功能的不同，考虑梁布置及梁高的确定（比如住宅，在房中间做一道梁，本来层就只有3米，一道梁去掉几十公分，那业主不骂人才怪...）。梁布完后，基本上板也就被划分出来了，当然悬挑板什么的现在还没有，需要以后再加上...,梁板柱布置完后就要输入基本的参数啦，比如混凝土强度啊，每一标准层的层高啊，板厚啊，保护层啊，这个每个软件设置的都不同，但输入原则是严格按规范执行.当整个三维线框构架完成，就需要加入荷载及设置各种参数了，比如板厚啊，板的受力方式啊，悬挑板的位置及荷载啊什么的，这时候模形也可以讲基本完成了，生成三维线框看看效果吧，可以很形象的表现出原来在结构师脑中那个虚构的框架. 2.计算 计算过程就是软件对结构师所建模型进行导荷及配筋的过程，在计算的时候我们需要根据实际情况调整软件的各种参数，以符合实际情况及安全保证,如果先前所建模型不满足要求，就可以通过计算出的各种图形看出，结构师可以通过对计算出的受力图，内力图，弯矩图等等对电算结果进行分析，找出模型中的不足并加以调整，反复至电算结果满足要求为止，这时模型也就完全的确定了.然后再根据电算结果生成施工图，导出到CAD中修改就行了，通常电算的只是上部结构，也就是梁板柱的施工图，基础通常需要手算，手工画图,现在通常采用平面法出图了，也大大简化了图纸有利于施工. 3.绘图 当然，软件导出的图纸是不能够指导施工的,需要结构师根据现行制图标准进行修改，这就看每个人的绘图功底了，施工图是工程师的语言，要想让别人了解自己的设计，就需要更为详细的说明，出图前结构师要确定，别人根据施工图能够完整的将整个建筑物再现于实际中，这是个复杂的过程，需要仔细再仔细，认真再认真。结构师在绘图时还需要针对电算的配筋及截面大小进一步的确定，适当加强薄弱环节，使施工图更符合实际情况，毕竟模型不能完完全全与实际相符.最后还需要根据现行各种规范对施工图的每一个细节进行核对，宗旨就是完全符合规范，结构设计本就是一个规范化的事情.我们的设计依据就是那几十本规范，如果施工图中有不符合规范要求的地方，那发生事故，设计者要负完全责任的......总的来讲，结构施工图包括设计总说明，基础平面布置及基础大样图，如果是桩基础就还有桩位图，柱网布置及柱平面法大样图，每层的梁平法配筋图，每层板配筋图，层面梁板的配筋图，楼梯大样图等，其中根据建筑复杂程度，有几个到几十个结点大样图. 4.校对审核出图 当然，一个人做如此复杂的事情往往还是会出错，也对安全不利，所以结构师在完成施工图后，需要一个校对人对整个施工图进行仔细的校对工作，校对通常比较仔细资格也比较老，水平也比较高，设计中的问题多是校对发现的，校对出了问题后返回设计者修改。修改完毕交总工审
机床电气设计入门知识汇 总 Newly compiled on November 23, 2020
机床设计的入门知识 本章介绍机床电气系统设计的一般规则性知识。 第一节：常用机床电路逻辑 一、驱动线圈与触点的关系 （一）线圈与触点 接触器、继电器等在机床控制电路中是最典型的参与控制的器件，它们都有自身的线圈和触点。 图 器件触点又分常开（动合）触点和常闭（动断）触点，常开触点在线圈被送电激励的瞬间闭合（接通），常闭触点在线圈被送电激励的瞬间打开（分断）。 我们可以利用对线圈的通/断电来控制常开、常闭触点动作来实现局部电路的通断，并通过适当的触点互连关系来组成控制逻辑。 （二）触点在电路图中的画法 触点在电路图中，有两种画法，一是竖着画，一是横着画。 竖画时，遵行左开、右闭的原则，即常开点在左，常闭点在右。如图3-1。 横画时，遵行上开、下闭的原则，即常开点在上，常闭点在下。如图3-2。 图3-2：常开、常闭触点横画 实际项目使用中，国标符号的基本结构得到比较好的采用，但画法的方向性并不规范，更多的是受个人的制图习惯影响。 二、触点的串联、并联、混联 串联：两个触点的首尾相连的连接方式。 图3-3 ：触点的串联 串联的触点必须两个同时接通时，电路才形成通路。 并联：两个触点的首端相连、尾端相连的连接方式。 图3-4：触点的并联 并联的触点只要有其中一个接通时，电路就形成通路。 混联：串联、并联相混用的方式。 1、2看做一个触点，它又和3并2串联。 线圈 常开/常闭触
三、自锁、互锁、连锁 （一）自锁 在线圈的控制电路中，使用该线圈本身的触点，保持线圈接通后不再掉电的连接方法叫做自锁。 如图3-6：线圈KM通过按钮SB1送电，接触器KM的辅助触点闭合，使电源被持续送到线圈，这时即使启动按钮SB1松开，线圈KM也持续供电。KM通过其辅助触点实现了自我锁定，即自锁。 你的控制形式，以杜绝两个事件同时发生。 这类事件如工作台的前进/后退、升降机的上升/下降、电动机的正转/反转等等，都是不允许同时发生的事件。如果控制电路不可靠，造成同一时间内发生，轻则出现故障，重则诱发重大事故。 图3-7给出了互锁的控制逻辑。 KM1的控制条件满 线圈无法在同一时间内送电，KM1 KM1线圈也无法送电。以上图中， （三）连锁 连锁是指一个事件的发生作为另一个事件允许或不允许发生的条件，两个事件之间不形成对立，只形成单向锁定关系。 这样的连锁关系在现实生活和设备控制中非常多见：如砂轮不旋转时，不允许工作台工进；吊具不打开到位时，不允许升降机下降；夹具不夹紧时，不允许加工开始等等。我们可以用前一个事件的发生，作为后一个事件的连锁条件。 图3-7中，如果去掉KM2的辅助触点，那么KM1对KM2就形成了单向的连锁关系，即KM1得电时，KM2不允许得电。 四、启动/停止、点动 启动/停止和点动电路是最简单也最常用的电路。 （一）启动/停止电路 启动/停止电路需要两个按钮、一个接触器（继电器）来完成。