习题
1．给出以下概念的解释说明。
指令周期（Instruction Cycle）机器周期（Machine Cycle）
同步系统（Synchronous system）时序信号（Timing signal）控制单元（Control Unit, CU）执行部件（Execute Unit，EU）
组合逻辑元件（Combinational logic element）或操作元件（Operate element）
时序逻辑元件（Sequential logic circuit）或状态元件（State element）多路选择器（Multiplexor）扩展器（Extension unit）
“零”扩展（0- extend）“符号”扩展（Sign extend）
算术逻辑部件ALU（Arithmetic Logic Unit）加法器（Adder）
CPU总线（CPU Bus）寄存器堆（Register file）定时方式（Clocking methodology）边沿触发（Edge-triggered）
寄存器写信号（Register Write）指令存储器（Instruction Memory）
数据存储器（Data Memory）程序计数器（Program Counter）
指令寄存器（Instruction Register）指令译码器（Instruction Decoder）
时钟周期（Clock Cycle）主频（CPU Clock Rate / Frequency
转移目标地址（Branch target address）控制信号（Control signal）微程序控制器（Microprogrammed control）硬布线控制器（Hardwared control）
控制存储器（Control Storage，控存CS）微代码（Microcode）
微指令（Microinstruction）微程序（Microprogram）固件（Firmware）中断过程（Interrupt Processing）
异常（Exception）故障（fault）
自陷(Trap) 终止（Abort）
中断（Interrupt）中断服务程序（Interrupt Handler）
中断允许位（Interrupt Enable Bit）关中断（Interrupt OFF）开中断（Interrupt ON）中断响应（Interrupt Response）
向量中断（Vector Interrupt）中断向量（Interrupt vector）
中断向量表（Interrupt vector table）向量地址（vector Address）
中断类型号（Interrupt number）
2. 简单回答下列问题。
（1）CPU的基本组成和基本功能各是什么？
（2）取指令部件的功能是什么？
（3）控制器的功能是什么？
（4）为什么对存储器按异步方式进行读写时需要WMFC信号？按同步方式访问存储器时，CPU如何实现存储器读写？
（5）单周期处理器的CPI是多少？时钟周期如何确定？为什么单周期处理器的性能差？元件在一个指令周期内能否被重复使用？为什么？
（6）多周期处理器的设计思想是什么？每条指令的CPI是否相同？为什么在一个指令周期内某个元件可被重复使用？
（7）单周期处理器和多周期处理器的控制逻辑设计的差别是什么？
（8）硬布线控制器和微程序控制器的特点各是什么？
（9）为什么CISC大多用微程序控制器实现，RISC大多用硬布线控制器实现？
（10）水平型微指令和垂直型微指令的基本概念和优缺点是什么？
（11）CPU检测内部异常和外部中断的方法有什么不同？
3. 在书中图6.9中，假定总线传输延迟和ALU运算时间分别是20ps和200ps，寄
存器建立时间为10ps，寄存器保持时间为5ps，寄存器的锁存延迟（Clk-to-Q time）为4ps，控制信号的生成延迟（Clk-to-signal time）为7ps，三态门接通时间为3ps，则从当前时钟到达开始算起，完成以下操作的最短时间是多少？
各需要几个时钟周期？
（1）将数据从一个寄存器传送到另一个寄存器
（2）将程序计数器PC加1
所示。
(a) 当前周期内不执行ALU 运算
(b) 当前周期内执行ALU 运算
图6.10 单总线数据通路中主要路径的定时
参考答案：
Clk-to-Sig
接通三态 门时间 总线传输
ALU 时延 建立时
保持 时间
Clk
Ri Z in
t 0 t 1 t 2
t 3
t 4 t 5
Clk-to-Q
寄存器输出开始有效
接通三态 门时间 总线传
输
建立时
保持 时间
Ri out Rj in
t 0 t 1 t 2 t 3 t 4 寄存器输出开始有效 Clk
Clk-to-Q
Clk-to-Sig
（1）寄存器的锁存延迟与控制信号的生成延迟的时间重叠，
且Clk-to-signal time> Clk-to-Q time，所以完成寄存器传送的时间延迟为：7+3+20+10=40ps。
因为在这个过程中，只要最后保存一次信息到寄存器，所以只需要一个时钟周期。
（2）分两个阶段：
PC+1→Z：7+3+20+200+10=240ps；
Z→PC：7+3+20+10==40ps
寄存器保持时间用来作为时间约束。
因为在这个过程中，需要经过两次总线传输，每次都将传输信息保存在某个寄存器中，所以需要两个时钟周期。
4. 右图6.30给出了某CPU内部结构的一部分，MAR和MDR直接连到存储器总线
（图中省略）。在两个总线之间的所有数据传送都需经过算术逻辑部件ALU。
ALU可实现的部分功能及其控制信号如下：
MOVa：F=A；MOVb：F=B；
a+1：F=A+1；b+1：F=B+1
a-1：F=A-1；b-1：F=B-1
其中A和B是ALU的输入，F是ALU的输出。假定JSR（转子指令）指令占两个字，第一个字是操作码，第二个字给出
子程序的起始地址，返回地址保存在主存的栈中，用SP（栈指示器）指向栈顶，按字编址，每次从主存读取一个字。请写出读取并执行JSR指令所要求的控制信号序列（提示：当前指令地址在PC中）。
参考答案：
假定采用同步方式（若为异步，则只需在read和Write后加一个等待信号WMFC）
分三个阶段：
1. 取指令操作码：PCout, MOVb, MARin
Read, b+1, PCin
MDRout, MOVb, IRin
2. 取子程序首址：PCout, MOVb, MARin
Read, b+1, Yin (返回地址在Y中)
MDRout, MOVb,PCin(子程序首址在PC中)
3. 保存返址至栈：SPout, MOVb, MARin
图30
Yout, MOVb, MDRin
Write, SPout, b-1, SPin
(注：若按最长的存储访问时间作为CPU时钟周期，则上述每个阶段都需三个时钟周期)
能否用更少的时钟周期完成上述功能？不能！以下是另一种方式）
1. 取指令操作码：PCout, MOVb, MARin
Read, b+1, Yin
MDRout, MOVb, IRin
2. 取子程序首址：Yout, MOVb, MARin
Read, a+1, Yin （用b+1也行）
MDRout, MOVb, PCin
3. 保存返址至栈：SPout, MOVb, MARin
Yout, MOVb, MDRin
Write, SPout, b-1, Spin
5. 假定某计算机字长16位，CPU内部结构如书中图
6.9所示，CPU和存储器之间
采用同步方式通信，按字编址。采用定长指令字格式，指令由两个字组成，第一个字指明操作码和寻址方式，第二个字包含立即数Imm16。若一次存储访问所花时间为2个CPU时钟周期，每次存储访问存取一个字，取指令阶段第二次访存将Imm16取到MDR中，请写出下列指令在指令执行阶段的控制信号序列，并说明需要几个时钟周期。
（1）将立即数Imm16加到寄存器R1中，此时，Imm16为立即操作数。
即：R[R1]←R[R1]+ Imm16
（2）将地址为Imm16的存储单元的内容加到寄存器R1中，此时，Imm16为直接地址。
即：R[R1]←R[R1]+ M[Imm16]
（3）将存储单元Imm16的内容作为地址所指的存储单元的内容加到寄存器R1中。此时，Imm16为间接地址。即：R[R1]←R[R1]+ M[M[Imm16]] 参考答案：
（1）MDRout, Yin
R1out, add, Zin
Zout, R1in
需3个时钟周期
（2）MDRout, MARin
Read1,（R1out, Yin也可以放在该
控制信号所在的时钟周期中）
Read2, R1out, Yin
MDRout, add, Zin
Zout, R1in
需5个时钟周期
（3）MDRout, MARin
Read1
Read2
MDRout, MARin
Read1,（R1out, Yin）
Read2, R1out, Yin
MDRout, add, Zin
Zout, R1in
需8个时钟周期
6. 假定图6.24单周期数据通路对应的控制逻辑发生错误，使得在任何情况下控
制信号RegWr、RegDst、Branch、MemWr、ExtOp、R-type总是为0，则哪些指令不能正确执行？为什么？
参考答案：
总是0 总是1
RegWr 则所有需写结果到寄存器的指令不需写结果到寄存器的指令可
7. 假定图6.24单周期数据通路对应的控制逻辑发生错误，使得在任何情况下控
制信号RegWr、RegDst、Branch、MemWr、ExtOp、R-type总是为1，则哪些指令不能正确执行？为什么？
参考答案：见第6题的表格.
8. 在MIPS指令集中需要增加一条swap指令，可以使用软件方式用若干条已有指
令来实现伪指令，也可以通过改动硬件来实现。
（1）写出用伪指令方式实现“swap $rs, $rt”时的指令序列
（2）假定用硬件实现时会使一条指令的执行时间增加10%，则swap指令在程序中占多大的比例才值得用硬件方式来实现？
参考答案：
（1）swap指令可用以下三条指令实现。
xor $rs, $rs, $rt
xor $rt, $rs, $rt
xor $rs, $rs, $rt
（若使用额外寄存器$rtemp，则$rtemp内容会被破坏，所以伪指令一般不能用额外寄存器）
add $rtemp, $rs, $zero
add $rs, $rt, $zero
add $rt, $rtemp, $zero
（若使用加减法,，可能溢出。如使用无符号数加减法addu,subu也可以）add $rs, $rs, $rt
sub $rt, $rs, $rt
add $rs, $rs, $rt
（2）假定该指令占x%，其他指令占(1-x)%
则用硬件实现该指令时, 程序执行时间为原来的1.1*(x+1-x) =1.1 倍用软件实现该指令时，程序执行时间为原来的3x+1-x =（2x+1）倍当1.1 < 2x+1 时，硬件实现才有意义
由此可知，x > 5%
9. 假定图6.33多周期数据通路对应的控制逻辑发生错误，使得在任何情况下控
制信号PCWr、IRWr、RegWr、BrWr、PCSource、MemWr、MemtoReg、PCWrCond、R-type总是为0，则哪些指令不能正确执行？为什么？
参考答案：
若PCWr=0，则所有指令都不正确，因为无法更新PC
若IRWr=0，则所有指令都不能正确执行，因为IR中不能写入指令
若RegWr=0，则所有需要写结果到寄存器的指令（如：R-Type指令、load指令等）都
不能正确执行，因为寄存器不发生写操作
若BrWr=0，则Branch指令不能正确执行，因为投机计算的分支地址无法送入寄存器
若PCSource=00，则除j之外的其他指令都不能正确得到下条指令地址
若MemWr=0，则Store指令不能正确执行，因为存储器不能写入数据
若MemtoReg=0，则所有Load指令执行错误，因为寄存器写入的是ALU输出若PCWrCond=0，则Branch指令不能正确执行，因为不能写入转移目标地址到PC
若R-type=0，则所有R-type指令的执行可能出错
10. 假定P.185图6.32多周期数据通路对应的控制逻辑发生错误，使得在任何情
况下控制信号PCWr、IRWr、RegWr、BrWr、PCSource、MemWr、MemtoReg、PCWrCond、R-type总是为1，则哪些指令不能正确执行？为什么？
参考答案：
若PCWr=1，则程序执行顺序失控，因为每个时钟都会更新PC
若IRWr=1，则所有指令都可能不能正确执行，因为写入IR的可能不是当前指令
若RegWr=1，则所有不需写结果到寄存器的指令（如：sw、beq等）都不能正确执行
若BrWr=1，则Branch指令不能正确执行，因为运算阶段的ALU输出也会放入寄存器，成为错误的分支转移目标地址。
若PCSource=01，则j和Branch指令不能正确得到下条指令地址
若MemWr=1，则除Store指令外的所有指令都不能正确执行
若MemtoReg=1，则除Load外的所有指令执行错误
若PCWrCond=1，则除Branch外的其他指令可能不能正确执行
若R-type=1，则所有非R-type指令的执行可能出错
12. 假定某计算机字长16位，标志寄存器Flag中的ZF、NF和VF分别是零、负和
溢出标志，采用双字节定长指令字。假定Bgt (大于零转移) 指令的第一个字节指明操作码和寻址方式，第二个字节为偏移地址Imm8，其功能是：若(ZF+(NF⊕VF)=0) 则PC=PC+2+Imm8 否则PC=PC+2 （1）该计算机的编址单位是什么？
（2）画出实现Bgt指令的数据通路。
参考答案：
（1）该计算机的编址单位是字节。
因为PC的增量是2，且每条指令占2个字节，所以编址单位是字节。
（2）实现Bgt指令的数据通路如下
根据“大于”条件判断表达式，可以看出该bgt指令实现的是带符号整数比较。因为无符号数比较时，其判断表达式中没有溢出标志OF。偏移地址Imm8为补码表示，转移目标地址可能在bgt指令之前，也可能在bgt指令之后。计算转移目标地址时，偏移量为Imm8, 范围为-128～127，故转移目标地址的范围是PC+2+(-128)～PC+2+127
如果偏移量为Imm8x2, 转移目标地址的范围是PC+2+(-128×2)～PC+2+127×2，其实意味着相对于bgt指令的前127条指令到后128条指令之间。
IR
13. 对于多周期MIPS处理器，假定将访问数据的过程分成两个时钟周期可使时
钟频率从4.8GHz提高到5.6GHz，但会使得lw和sw指令增加时钟周期数。已知基准程序CPUint 2000中各类指令的频率为：Load: 25%，Store: 10%，Branch: 11%，Jump: 2%，ALU: 52%。以基准程序CPUint 2000为标准计算时钟频率提高后处理器的性能提高了多少？若将取指令过程再分成两个时钟周期，则可进一步使时钟频率提高到6.4GHz，此时，时钟频率的提高是否也能带来处理器性能的提高？为什么？
参考答案：
三种频率的机器上，各类指令的百分比和CPI
三种机器的平均CPI和MIPS
CPIofM1=25%x5+10%x4+11%x3+2%x3+52%x4=4.12
CPIofM2=25%x6+10%x5+11%x3+2%x3+52%x4=4.47
CPIofM3=25%x7+10%x6+11%x4+2%x4+52%x5=5.47
MIPSofM1=4.8G / 4.12 =1165
MIPSofM2=5.6G / 4.47 = 1253
MIPSofM3=6.4 G / 5.47 = 1170
由此可见，数据存取改为双周期的做法效果较好。进一步把取指令改为双周期的做法反而使MIPS数变小了，所以不可取。因为数据存取只涉及到load/Store指令，而指令存取涉及到所有指令，使得CPI显著提高。
15. 微程序控制器容量为1024×48位，微程序可在整个控存内实现转移，反映所
有指令执行状态转换的有限状态机中有4个分支点，微指令采用水平格式，微地址由专门的下地址字段确定。请设计微指令的格式，说明各字段有多少位？为什么？
参考答案：
微程序控制器容量为1024×48位，说明微地址占10位，微指令字共48位，其中10位下地址字段用来给出下条微地址；转移控制字段需要对5种情况进行控制，需3位。例如，
000：取指令微指令首地址
100：根据分支1处的条件选择下条微地址
101：根据分支2处的条件选择下条微地址
110：根据分支3处的条件选择下条微地址
111：根据分支4处的条件选择下条微地址
剩下的48-10-3=35位用来表示微操作码字段。
（如果采用计数器法，则转移控制字段需要对6种情况进行控制，比上述5种情况多一种：即顺序执行下条微指令，此时，也要3位。）
也可以用5位作为转移控制字段, 33位作为微操作码字段
00001，00010,00100,01000,10000
------------------其它
16. 对于多周期CPU的异常和中断处理，回答以下问题：
（1）对于除数为0、溢出、无效指令操作码、无效指令地址、无效数据地址、缺页、访问越权和外部中断，CPU在哪些指令的哪个时钟周期能分别
检测到这些异常或中断？
（2）在检测到某个异常或中断后，CPU通常要完成哪些工作？简要说明CPU 如何完成这些工作？
（3）TLB缺失和cache缺失各在哪个指令的哪个时钟周期被检测到？如果检测到发生了TLB缺失和cache缺失，那么，CPU各要完成哪些工作？简
要说明CPU如何完成这些工作？（提示：TLB缺失可以有软件和硬件两
种处理方式。）
部分参考答案：
a. “除数为0”异常在取数/译码(ID/Reg)周期进行检测
b. “溢出”异常在R-Type指令的执行(Exe)周期进行检测
c. “无效指令”异常在取数/译码(ID/Reg)周期进行检测
d. “无效指令地址”、“缺页”和“访问越权”异常在取指令(IF)周期检测
e. “无效数据地址”、“缺页”和“访问越权”异常在存储器访问（Mem）周期检测
f. “中断”可在每条指令的最后一个周期(WB)的最后进行检测
11. 假定有一条MIPS伪指令“Bcmp $t1, $t2, $t3”，其功能是实现对两个主存块
数据的比较，$t1和$t2中分别存放两个主存块的首地址，$t3中存放数据块的长度，每个数据占四个字节，若所有数据都相等，则将0置入$t1；否则，将第一次出现不相等时的地址分别置入$t1和$t2并结束比较。若$t4和$t5是两个空闲寄存器，请给出实现该伪指令的指令序列，并说明在类似于P.185图6.32的多周期数据通路中执行该伪指令时要用多少时钟周期。
参考答案：
（1）实现伪指令“bcmp $t1, $t2, $t3”的指令序列如下。
beq $t3, $zero, done # 若数据块长度为0，则结束compare: lw $t4, 0($t1) # 块1的当前数据取到$t4
lw $t5, 0($t2) # 块2的当前数据取到$t5
bne $t4, $t5, done # $t4和$t5的内容不等，则结束
addi $t1, $t1, 4 # 块1中的当前数据指向下一个
addi $t2, $t2, 4 # 块2中的当前数据指向下一个
addi $t3, $t3, -1 # 比较次数减1
bne $t3, $zero, compare # 若没有全部比较完，则继续比较
addi $t1, $zero, 0 # 若全部都相等，则将$t1置0 done:
（2）在多周期数据通路执行时，上述程序段中用到的指令beq、lw、bne
和addi的时钟周期数分别为3、5、3和4。若比较的数据块大小为50个字，
则上述指令序列中的循环（粗体部分）最多被执行50次，因而所需的指令数最多为1+50×7+1=352。其中，load指令为50×2=100条，时钟周期数为5×100=500；branch指令数为1+2×50=101，时钟周期数为3×101=303；addi指令数为
1+3×50=151，时钟周期数为4×151=604。所以，总时钟周期数最多为
500+303+604=1407。
第 4 章 习 题 答 案 3. 已知某机主存空间大小为64KB ，按字节编址。要求： （1）若用1K×4位的SRAM 芯片构成该主存储器，需要多少个芯片？ （2）主存地址共多少位？几位用于选片？几位用于片内选址？ （3）画出该存储器的逻辑框图。 参考答案： （1）64KB / 1K×4位 = 64×2 = 128片。 （2）因为是按字节编址，所以主存地址共16位，6位选片，10位片内选址。 （3）显然，位方向上扩展了2倍，字方向扩展了64倍。下图中片选信号CS 为高电平有效。 A 15 A 10A 9 A 0 D 0 D 7 … … WE … 4. 用64K×1位的DRAM 芯片构成256K×8位的存储器。要求： （1） 计算所需芯片数，并画出该存储器的逻辑框图。 （2） 若采用异步刷新方式，每单元刷新间隔不超过2ms ，则产生刷新信号的间隔是多少时间？若采 用集中刷新方式，则存储器刷新一遍最少用多少读写周期？ 参考答案： （1）256KB / 64K×1位 = 4×8 = 32片。存储器逻辑框图见下页（图中片选信号CS 为高电平有效）。 （2）因为每个单元的刷新间隔为2ms ，所以，采用异步刷新时，在2ms 内每行必须被刷新一次，且 仅被刷新一次。因为DRAM 芯片存储阵列为64K=256×256，所以一共有256行。因此，存储器控制器必须每隔2ms/256=7.8μs 产生一次刷新信号。采用集中刷新方式时，整个存储器刷新一遍需要256个存储（读写）周期，在这个过程中，存储器不能进行读写操作。
A 17 A 16A 15 A 0 D 0 D 7 … …… 5. 用8K× 8位的EPROM 芯片组成32K×16位的只读存储器，试问： （1）数据寄存器最少应有多少位？ （2） 地址寄存器最少应有多少位？ （3） 共需多少个EPROM 芯片？ （4） 画出该只读存储器的逻辑框图。 参考答案： （1）数据寄存器最少有16位。 （2）地址寄存器最少有：15位（若按16位的字编址）；16位（若按字节编址）。 （3）共需要 32K×16位 / 8K×8位= 4×2 = 8片。 （4）该只读存储器的逻辑框图如下（假定按字编址，图中片选信号CS 为高电平有效）。 A 14A 13A 12 A 0 D 0 D 15 … WE … D 8D 7 … 6. 某计算机中已配有0000H ～7FFFH 的ROM 区域，现在再用8K×4位的RAM 芯片形成32K×8位的存 储区域，CPU 地址总线为A0-A15，数据总线为D0-D7，控制信号为R/W#（读/写）、MREQ#（访存）。要求说明地址译码方案，并画出ROM 芯片、RAM 芯片与CPU 之间的连接图。假定上述其他条件不变，只是CPU 地址线改为24根，地址范围000000H ～007FFFH 为ROM 区，剩下的所有地址空间都用8K×4位的RAM 芯片配置，则需要多少个这样的RAM 芯片？ 参考答案： CPU 地址线共16位，故存储器地址空间为0000H ～FFFFH ，其中，8000H ～FFFFH 为RAM 区，
习题 1．给出以下概念的解释说明。 指令周期（Instruction Cycle）机器周期（Machine Cycle） 同步系统（Synchronous system）时序信号（Timing signal） 控制单元（Control Unit, CU）执行部件（Execute Unit，EU） 组合逻辑元件（Combinational logic element）或操作元件（Operate element） 时序逻辑元件（Sequential logic circuit）或状态元件（State element） 多路选择器（Multiplexor）扩展器（Extension unit） “零”扩展（0- extend）“符号”扩展（Sign extend） 算术逻辑部件ALU（Arithmetic Logic Unit）加法器（Adder） CPU总线（CPU Bus）寄存器堆（Register file） 定时方式（Clocking methodology）边沿触发（Edge-triggered） 寄存器写信号（Register Write）指令存储器（Instruction Memory）数据存储器（Data Memory）程序计数器（Program Counter） 指令寄存器（Instruction Register）指令译码器（Instruction Decoder）时钟周期（Clock Cycle）主频（CPU Clock Rate / Frequency 转移目标地址（Branch target address）控制信号（Control signal） 微程序控制器（Microprogrammed control）硬布线控制器（Hardwared control）控制存储器（Control Storage，控存CS）微代码（Microcode） 微指令（Microinstruction）微程序（Microprogram） 固件（Firmware）中断过程（Interrupt Processing） 异常（Exception）故障（fault） 自陷(Trap) 终止（Abort） 中断（Interrupt）中断服务程序（Interrupt Handler）中断允许位（Interrupt Enable Bit）关中断（Interrupt OFF） 开中断（Interrupt ON）中断响应（Interrupt Response） 向量中断（Vector Interrupt）中断向量（Interrupt vector） 中断向量表（Interrupt vector table）向量地址（vector Address） 中断类型号（Interrupt number） 2. 简单回答下列问题。 （1）CPU的基本组成和基本功能各是什么？ （2）取指令部件的功能是什么？ （3）控制器的功能是什么？ （4）为什么对存储器按异步方式进行读写时需要WMFC信号？按同步方式访问存储器时，CPU如何实现存储器读写？ （5）单周期处理器的CPI是多少？时钟周期如何确定？为什么单周期处理器的性能差？元件在一个指令周期内能否被重复使用？为什么？ ? 156 ?
第五章 5.1 说明主存储器的组成，并比较SRAM和DRAM有什么不同之处？为什么DRAM的地址一般要分两次接收？ 略。 5.2 有一个64K×16位的存储器，由16K×1位的DRAM芯片（芯片内是128×128结构）构成，存储器读/写周期为500ns，问： （1）需要多少片DRAM芯片？ （2）采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？ （3）如果用集中刷新方式，存储器刷新一遍最少用多少时间？ 答：（１）64; （２）15.625微秒 （３）64微秒 5.3 某机字长16 位，CPU地址总线18位，数据总线16位，存储器按字编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问： （1）该机可以配备的最大主存容量为。 （2）该机主存采用64K×1bit的DRAM芯片（内部为4个128×128阵列）构成最大主存空间，则共需个芯片；若采用异步刷新方式，单元刷新间隔为2ms，则刷新信号的周期为。 （3）若为该机配备2K×16位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为462EH，则该地址可映象到Cache的哪一组？ （4）已知该机已有8K×16位的ROM存储器，地址处于主存的最高端；现在再用若干个16K×8位的SRAM芯片形成128K×16位的RAM存储区域，起始地址为00000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端；试写出RAM、ROM的地址范围，并画出SRAM、ROM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。 答：（１）256KW （２）64, 15.625微秒 （３）高位字块标记(８位)组地址(８位) 块内地址(２位) （４）略 5.4 设有一个4体交叉存储器，在使用时经常遇到连续访问同一个存储
第6章习题参考答案 1．比较单总线、多总线结构的性能特点。 答：单总线结构：它是用单一的系统总线连接整个计算机系统的各大功能部件，各大部件之间的所有的信息传送都通过这组总线。其结构如图所示。单总线的优点是允许I/O 设备之间或I/O 设备与内存之间直接交换信息，只需CPU 分配总线使用权，不需要CPU 干预信息的交换。所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连接在一组总线上，所以总线的负载很重，可能使其吞吐量达到饱和甚至不能胜任的程度。故多为小型机和微型机采用。 多总线结构：多总线结构是通过桥、CPU 总线、系统总线和高速总线彼此相连，各大部件的信息传送不是只通过系统总线；体现了高速、中速、低速设备连接到不同的总线上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。 2．说明总线结构对计算机系统性能的影响。 答：(1)简化了硬件的设计。从硬件的角度看，面向总线是由总线接口代替了专门的I/O 接口，由总线规范给出了传输线和信号的规定，并对存储器、I/O 设备和CPU 如何挂在总线上都作了具体的规定，所以，面向总线的微型计算机设计只要按照这些规定制作CPU 插件、存储器插件以及I/O 插件等，将它们连入总线即可工作，而不必考虑总线的详细操作。 (2)简化了系统结构。整个系统结构清晰，连线少，底板连线可以印刷化。 (3)系统扩充性好。一是规模扩充，二是功能扩充。规模扩充仅仅需要多插一 些同类型的插件；功能扩充仅仅需要按总线标准设计一些新插件。插件插入机 系统总线
器的位置往往没有严格的限制。这就使系统扩充既简单又快速可靠，而且也便于查错。 (4)系统更新性能好。因为CPU 、存储器、I/O 接口等都是按总线规约挂到总线上的，因而只要总线设计恰当，可以随时随着处理器芯片以及其他有关芯片的进展设计新的插件，新的插件插到底板上对系统进行更新，而这种更新只需更新需要更新的插件，其他插件和底板连线一般不需更改。 3．用异步通信方式传送字符“A ”和“8”，数据有7位，偶校验1位，起始位l 位，停止位1位，请分别画出波形图。 答： “A”的ASCII 码为41H = 01000001B ，1的个数为偶数，故校验位为0；“8”的ASCII 码为38H = 00111000B ，1的个数为奇数，故校验位为1。 4. 总线上挂两个设备，每个设备能收能发，还能从电气上和总线断开，画出逻辑图，画出逻辑图，并作简要说明。 5．画出菊花链方式的优先级判决逻辑电路图。 6．画出独立请求方式的优先级判决逻辑电路图。 停 止 位 起 始 位 数 据 位 数 据 位 数 据 位 数 据 位 数 据 位 数 据 位 数 据 位 校 验 位 停 止 位 起 始 位 数 据 位 数 据 位 数 据 位 数 据 位 数 据 位 数 据 位 数 据 位 校 验 位 停 止 位 0 1 2 3 4 5 6 0 1 2 3 4 5 6 A 地址线 D 数据线 菊花链查询方式
习题6 6-1选择题 1-5 A B C C B 6-10 C A A D B 11-14 B A B A 6-2填空题 1．实体完整性，参照完整性 2．数据库 3．查询 4．实体完整性 5．数据库概念设计阶段，数据库物理设计阶段 6．一对多 6-3思考题 1. 数据库(DataBase，DB)是长期存储在计算机内的、有组织的、可共享的数据集合。数据库中的数据按一定的数据模型组织、描述和储存，具有较小的冗余度、较高的数据独立性和易扩展性，并可为多个用户共享。 数据库系统(Data Base System，DBS)是指带有数据库的计算机系统。包括数据库、数据库管理系统、应用程序、数据库管理员以及用户等部分。 2. 一般将数据库设计分为六个阶段：需求分析；概念结构设计；逻辑结构设计；物理结构设计；数据库实施阶段和数据库运行与维护阶段。 需求分析是整个数据库设计的基础，其目的是准确了解与分析用户的各种需求。需求分析的结果，是用数据词典描述的基础数据和用数据流图描述的数据与处理的关系。 在概念结构设计阶段，设计人员站在用户的角度，通过对需求分析的结果进行综合、归纳与抽象，从而形成一个反映用户观点的概念模型。对于概念结构，一方面应能真实、充分地反映现实世界，是现实世界中具体应用的一个真实模型，另一方面还应考虑易于向关系、网状、层次等各种数据逻辑模型转换。 概念结构是各种数据模型的共同基础，为了能够用某一DBMS 实现用户需求，还必须将概念结构进一步转化为相应的数据模型，这正是数据库逻辑结构设计所要完成的任务。 逻辑设计的主要任务就是将E-R图转换为关系模型，将实体、实体的属性和实体之间的联系转化为关系模式。 数据库在物理设备上的存储结构和存取方式称为数据库的物理结构。在关系数据库系统中，存储记录结构和存储记录布局主要由RDBMS自动完成。在数据库实施阶段，设计人员根据逻辑结构设计和物理结构设计的结果建立数据库，编制与调试应用程序，并进行试运行和评价。数据库系统经过实施，并试运行合格后即可交付使用，投入正式运行。正式运行标志着数据库维护工作的开始。在数据库系统运行过程中必须不断地对其进行评价、调整与修改。 3. 部门和经理之间是一对一的关系，一个部门只能有一个经理，一个经理只能在一个部门任职；部门和员工之间 是一对多的关系，一个部门可以有多名员工，一名员工只能在一个部门任职；员工和项目是多对多的关系，一名员工可以做多个项目，一个项目可以有多个员工来做。
【关键字】系统 第六章输入输出系统 知识点汇总 系统响应时间、保存外设可靠性能参数（可靠性/可用性/可信性）、RAID、CPU与外设进行输入/输出方式（程序查询、中断、DMA、通道）、分离事务总线、同步总线、异步总线、通道处理机功能、通道处理工作过程、字节多路通道、选择通道、数组多路通道、通道流量（最大流量、实际流量） 简答题 1.反映保存外设可靠性能的参数有哪些？（知识点：保存外设可靠性能参数） 答：（1）可靠性：系统从初始状态开始一直提供服务的能力。 （2）可用性：系统正常工作时间在连续两次正常服务间隔时间中所占的比率。 （3）可信性：服务的质量，即在多大程度上可以合理地认为服务是可靠的。 2.简述同步总线和异步总线的优缺点。（知识点：同步总线、异步总线） 答：(1) 同步总线。同步总线上所有设备通过统一的总线系统时钟进行同步。同步总线成本低，因为它不需要设备之间互相确定时序的逻辑。但是同步总线也有缺点，总线操作必须以相同的速度运行。 (2) 异步总线。异步总线上的设备之间没有统一的系统时钟，设备自己内部定时。设备之间的信息传送用总线发送器和接收器控制。异步总线容易适应更广泛的设备类型，扩充总线时不用担心时钟时序和时钟同步问题。但在传输时，异步总线需要额外的同步开销。 3.简述通道完成一次数据传输的主要过程。（知识点：通道处理工作过程） 答：(1) 在用户程序中使用访管指令进入管理程序，由CPU通过管理程序组织一个通道程序，并启动通道。 (2) 通道处理机执行CPU为它组织的通道程序，完成指定的数据I/O工作。 (3) 通道程序结束后向CPU发中断请求。CPU响应这个中断请求后，第二次进入操作系统，调用管理程序对I/O中断请求进行处理。 4.简述三种通道传输方式及其传输过程。（知识点：字节多路通道、选择通道、数组多路通道） 答：(1) 字节多路通道：通道每连接一个外围设备，只传送一个字节，然后又与另一台设备连接，并传送一个字节。(2) 数组多路通道：通道每连接一台外围设备，传送一个数据块，传送完成后，又与另一台高速设备连接，再传送一个数据块。(3) 选择通道：通道每连接一个外围设备，就把这个设备的多有待传字节全部传送完成，然后再与另一台设备相连接。 5.简述通道的主要功能（答出5项即可）（知识点：通道处理机功能） 答：（1）选择连接设备。（2）执行通道程序。（3）给出外围设备的操作地址。（4）给出主存缓冲区的首地址。（5）传送计数。（6）传送后处理。（7）设备监测。（8）格式变换。 选择题 1.通道完成一次数据传输过程要中断几次CPU？（D ）（知识点：通道处理机工作过程） A．1次；B．0次；C．3次；D．2次；
第六章向量处理机 ．在大型数组的处理中常常包含向量计算，按照数组中各计算相继的次序，我们可以1把向量处理方法分为哪三种类型？纵横处理方式纵向处理方式,横向处理方式,横向处理方式：向量计算是按行的方式从左至右横向的进行纵向处理方式：向量计算是按列的方式自上而下纵向的进行纵横处理方式：横向处理和纵向处理相结合的方式．解释下列与向量处理有关的术语。2为了使向量硬件设备和标量设备的利用率相等，一个程序）向量和标量的平衡点：（1中向量代码所占的百分比）用户代码的向量化比值：用户代码可向量化的部分占全部的比重2（将标量运算进行向量化或者将向量运算进行适当的修改3）向量化编译器或量化器：（使之能够进入向量处理进行向量处理的编译器3．简要叙述提高向量处理机性能的常用技术1）链接技术（2）向量循环或分段开采技术（3）向量递归技术（4）稀疏矩阵的处理技术（4．下述的几个需要解决的问题中，那个是向量处理机所最需要关心的？计算机指令的优化技术A.设计满足运算器带宽要求的存储器B.如何提高存储器的利用率，增加存储器系统的容量C.纵横处理方式的划分问题D. 速度，1Mflops假设系统在向量模式下面能够达到9Mflops,在标量模式下能够达到5.而代码的90%是向量运算，10%是标量运算，这样花在两种模式上的计算时间相等。那么向量平衡点是：A.0.1 一个程序中向量代码所占的百分比 D.以上都不是 6.查看下面三条指令： V3←A V2←V0+V1 V4←V2*V3 假设向量长度小于64,且前后其他的指令均没有相关性，数据进入和流出每个功能部件，包括访问存储器都需要一拍的时间，假设向量的长度为N。三条指令全部采用串行的方法，那么执行的时间是： +20 +21 +22 +23 7．下面一组向量操作能分成几个编队？假设每种流水功能部件只有一个。 LV V1,Rx ;取向量 MULTSV V2,F0,V1 ;向量和标量相乘 Y取向量; ,Ry V3 LV ADDV V4,V2,V3 ;加法 SV Ry,V4 ;存结果 可以划分成四个编队： （1）LV （2）MULTSV LV （3）ADDV （4）SV 8.在一台向量处理机上实现A=B×s操作，其中A和 B是长度为200的向量，s是一个标量。向量寄存器长度为64。功能部件的启动开销为：取数和存数部件为12个时钟周期，乘法部件为7个时钟周期，加法部件为6个时钟周期。总的执行时间是？
第六章 一、问答题 1、什么是文件的逻辑结构？什么是文件的物理结构？ 2、为了能够查找到文件的位置，在采用连续文件、链接文件和索引文件时，在目录中需要登记哪些内容？ 3、磁盘容错技术可以分为哪三级？ 4、目前最广泛采用的目录结构是哪种？它有什么优点？ 5、文件在磁盘上存放的形式有几种？它们与存取方法有何关系？ 物理结构顺序结构链接结构索引结构直接文件 存取方法顺序 顺序（显 式\隐式） 顺序顺序随机（显 式） 随机随机 按键 6、简述以下移臂调度算法的思想：先来先服务调度算法、最短查找时间优先算法、电梯调度算法。 7、简述文件控制块中包含的内容。 8、假设多个用户共享一个文件目录系统，用户甲要用文件A、B、C、E，用户乙要用文件A、D、E、F。已知用户甲的文件A与用户乙的文件A实际上不是同一个文件；用户甲的文件C与用户乙的文件F实际上是同一个文件；甲、乙两用户的文件E是同一个文件。试问你是否可以拟定一种文件目录组织方案，使得甲、乙两用户既能共享文件而又不造成混乱？ 答：采用多级目录结构，文件目录分解为基本目录和符号目录，只要在不同文件符号目录中使用相同文件内部标识符，甲、乙两用户既能共享文件而又不造成混乱。 画图并简要说明 二、计算题
1、假定盘块的大小为1KB，硬盘的大小为10GB，采用显示链接分配方式时，请问文件分配表只是占用多大空间? 磁盘块数：10GB/1KB=10M 表达10M盘块，FAT每项至少需要24位，即3个字节 所以文件分配表至少占用3B*10M=30M 2、系统中磁头停留在磁道号为70的磁道上，这时先后有4个进程提出了磁盘访问请求，要访问磁盘的磁道号按申请到达的先后顺序依次为：45，68，28，90。移动臂的运动方向：沿磁道号递减的方向移动。若分别采用FCFS磁盘调度算法、SSTF算法，SCAN算法时，所需寻道长度分别为多少（走过多少柱面）？0号磁道是最里面还是最外面的一个磁道？ 提示：FCFS磁盘调度算法：70->45->68->28->90 SSTF算法：70->68->90->45->28 SCAN算法：70->68->->45->28->90 3、某系统采用UNIX操作系统的专用块内容为：空闲块数3，然后依次登记的空闲块号为77,89,60，问此时若一个文件A需要5个盘块，系统进行分配后有个文件B被删除，它占用的盘块块号为100,101,109,500，则回收这些盘块后专用块的内容是什么？写出整个分析过程。 空闲块数2，然后依次登记的空闲块数为109、500 4、在实现文件系统时，为了加快文件目录的检索速度，可利用“FCB分解法”。假设目录文件存放在磁盘上，每个盘块512B。FCB占64B，其中文件名占8B，通常将FCB分解为符号目录项和基本目录项两部分，其中符号目录项大小为10B： ⑴基本目录项大小为多少字节？ ⑵假设某一目录文件共有254个FCB，试分别给出采用分解法之前和之后，对该目录文件分别的平均访问磁盘次数： ⑶一般地，若目录文件分解前占用N个盘块，分解后符号目录文件占用M个盘块，请给出访问磁盘次数减少的条件：
1、如图1表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。问： （1） 当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？ （2） 当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？ （3） 当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？ 虚拟地址 1 2 3 图1 解：(1)用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。 (2)主存实地址码 = 96000 + 0128 = 96128 (3)虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存； 如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。 2、假设某计算机的运算器框图如图2所示，其中ALU 为16位的加法器，S A 、S B 为16位暂存器，4个通用寄存器由D 触发器组成，Q 端输出， 其读写控制如下表所示： 要求：（1）设计微指令格式。 （2）画出ADD ，SUB 两条指令微程序流程图。
图2 解：(1)微命令字段共12位，微指令格式如下：1 R RA0RA1 w WA0W A1 LDS A LDS B S B->ALU CLR ~ P 字 段 下址 字段 各字段意义如下： R—通用寄存器读命令 W—通用寄存器写命令 .RA0RA1—读R0—R3的选择控制。 WA0W A1—写R0—R3的选择控制。 LDS A—打入SA的控制信号。 LDS B—打入SB的控制信号。 S B->ALU—打开非反向三态门的控制信号。 S B->ALU—打开反向三态门的控制信号，并使加法器最低位加1。 CLR－暂存器SB清零信号。 ~ ——一段微程序结束，转入取机器指令的控制信号。 S B->ALU
第一章测试 1.运算器的主要功能是执行（）。 A:算术运算 B:加减乘除运算 C:逻辑运算 D:算术运算和逻辑运算 答案:D 2.冯·诺依曼结构计算机中数据采用二进制编码表示，其主要原因是（）。 A:便于用逻辑门电路实现算术运算 B:制造两个稳态的物理器件较容易 C:二进制的运算规则简单 答案:ABC 3.下列软件中，不属于系统软件的是（）。 A:编译软件 B:操作系统 C:C语言源程序 D:数据库管理系统 答案:C 4.MIPS描述（）。 A:计算机的可靠性 B:计算机的可扩充性 C:计算机的整数运算速度 D:计算机的可运行性 答案:C 5.下列选项中，能缩短程序执行时间的是（）。Ⅰ提高CPU的时钟频率Ⅱ优 化数据通路结构Ⅲ对程序进行编译优化 A:仅Ⅱ和Ⅲ B:Ⅰ、Ⅱ和Ⅲ C:仅Ⅰ和ⅡⅢ D:仅Ⅰ和Ⅲ 答案:B 第二章测试 1.88H可表示成多种形式，以下选项中错误的表示是（）。 A:压缩型BCD码数88 B:无符号十进制数136 C:带符号十进制数-120 D:8位二进制数-8的补码 答案:D
2.某计算机以两个字节存储短整数，若某短整数在内存中的机器码为FFFFH， 则此短整数的真值不可能是（）。 A:-1 B:1 C:0 D:-7FFFH 答案:B 3.十进制-61的8位二进制原码是（）。 A:00101111 B:10101111 C:10111101 D:00111101 答案:C 4.当运算结果的最高位为1时，标志位（）。 A:OF=1 B:SF=1 C:ZF=1 D:CF=1 答案:B 5.若x=103, y=-25,则下列表达式采用8位定点补码运算实现时，会发生溢出 的是（）。 A:-x+y B:x+y C:-x-y D:x-y 答案:D 6.整数x的机器数为1101 1000，分别对x进行逻辑右移1位和算术右移1 位操作，得到的机器数分别为（）。 A:1110 1100、1110 1100 B:1110 1100、0110 1100 C:0110 1100、0110 1100 D:0110 1100、1110 1100 答案:D 7.下列有关浮点数加减运算的叙述中，正确的是（）。①对阶操作不会引起 阶码上溢或下溢②右规和尾数舍入都可能引起阶码上溢③左规时可能引起阶码下溢④尾数溢出时结果不一定溢出 A:仅①、③、④ B:①、②、③、④ C:仅②③ D:仅①、②、④ 答案:B
《计算机系统结构》习题解答 目录 第一章（P33） 1.7-1.9 （透明性概念）,1.12-1.18 （Amdahl 定律），1.19、1.21、1.24 （CPI/MIPS）第二章（P124） 2.3、2.5、2.6 （浮点数性能），2.13、2.15 （指令编码） 第三章（P202） 3.3 （存储层次性能），3.5 （并行主存系统），3.15-3.15加1题（堆栈模拟），3.19中⑶（4）（6）（8）问（地址映象/替换算法--实存状况图） 第四章（P250） 4.5 （中断屏蔽字表/中断过程示意图），4.8 （通道流量计算/通道时间图） 第五章（P343） 5.9 （流水线性能/时空图），5.15 （2种调度算法） 第六章（P391） 6.6 （向量流水时间计算），6.10 （Amdahl定律/MFLOPS 第七章（P446） 7.3、7.29 （互连函数计算），7.6-7.14 （互连网性质），7.4、7.5、7.26 （多级网寻径算法），7.27 （寻径/选播算法） 第八章（P498） 8.12 （SISD/SIMD 算法） 第九章（P562） 9.18 （SISD/多功能部件/SIMD/MIMD算法） （注：每章可选1-2个主要知识点，每个知识点可只选1题。有下划线者为推荐的主要知识点。）
1.18 记f —— 时钟频率，T=1/f —— 时钟周期，B —— 带宽(Byte/s ) 方案一：B 1 1 4 4 f (Byte /s) 方案二：B 2 75% 2 25% 1 4 3.5f (Byte/s) 2T 1.19由各种指令条数可以得到总条数，以及各百分比，然后代公式计算。 1.7 (1)从指定角度来看，不必要了解的知识称为透明性概念。 第一章(P33) 模m 交叉，V ， 浮点数据，X,P4 通道与I/O 处理机，x, P4 总线宽度，V, 阵列运算部件，x. 结合型与独立型通道，V, 单总线，V, 访问保护，X, 中断,X, 指令控制方式,V, 堆栈指令，X, 最小编址单位，X, Cache 存储器，V, 指令地址寄存器，X, 指令缓冲器，V, 时标发生器，V, 条件码寄存器，X, 乘法器，V, 主存地址寄存器，V, 磁盘，X, 先行进位链，V, 移位器，V, 通用寄存器，X, 中断字寄存器，X . 数据通路宽度，V, 虚拟存储器，应， Cache 存储器，V, 程序状态字，X . “启动I/O ”指令，应， “执行”指令，X . 指令缓冲寄存器，V, 1.12已知Se=20 ,求作Fe-Sn 关系曲线 将Se 代入Amdahl 定律得 S n 19 20 F e 1.13 上式中令 Sn=2,解出 Fe=10/19 〜0.526 1.14 上式中令 Sn=10,解出 Fe=18/19 〜0.947 1.15已知两种方法可使性能得到相同的提高，问哪一种方法更好。 (1)用硬件组方法，已知 Se=40, Fe=0.7，解出Sn=40/12.7 -3.1496 (两种方法得到的相同性能) ⑵用软件组方法，已知 Se=20, Sn=40/12.7，解出Fe=27.3/38 - 0.7184 (第二种方法的百分比) (3)结论：软件组方法更好。因为硬件组需要将 Se 再提高100% (20^40)，而软件组只需将 Fe 再提高1.84% ( 0.7 -0.7184 ) 「17 S n 0.1 09 5 1.4 3.57 (2)见下表，“V”为透明性概念，“P ”表示相关课文页数 1.8见下表，“V”为透明性概念，“ P ”表示相关课文页数 1.9见下表，“V”表示都透明，“应”表示仅对应用程序员透明， “X”表示都不透明
第一章：概述 一、选择题 1．完整的计算机系统应包括__ ___。 A. 运算器、存储器、控制器 B. 外部设备和主机 C. 主机和实用程序 D. 配套的硬件设备和软件系统 2．至今为止，计算机中的所有信息仍以二进制方式表示的理由是_ __。 A. 节约元件 B. 运算速度快 C. 物理器件的性能决定 D. 信息处理方便3．从系统结构看，至今绝大多数计算机仍属于__ __型计算机。 A. 并行 B. 冯.诺依曼 C. 智能 D. 实时处理 4．计算机外围设备是指__ ___ A. 输入/输出设备 B. 外存储器 C. 远程通讯设备 D. 除CPU 5．在微型机系统中，外围设备通过___ ___与主板的系统总线相连接。 A. 适配器 B. 译码器 C. 计数器 D. 6．冯·诺依曼机工作的基本方式的特点是__ ____。 A. 多指令流单数据流 B. 按地址访问并顺序执行指令 C. 堆栈操作 D. 存贮器按内容选择地址 7．微型计算机的发展一般是以_____ A. 操作系统 B. C. 磁盘 D. 8．下列选项中，___ ___ A. CPU B. ASCII C. 内存 D. 9．对计算机的软、硬件进行管理是__ ____
A. 操作系统 B. 数据库管理系统 C. 语言处理程序 D. 10．下面的四个叙述中，只有一个是正确的，它是____。 A．系统软件就是买的软件，应用软件就是自己编写的软件 B．外存上的信息可以直接进入CPU被处理 C．用机器语言编写的程序可以由计算机直接执行，用高级语言编写的程序必须经过编译（解释）才能执行 D．如果说一台计算机配置了FORTRAN语言，就是说它一开机就可以用FORTRAN 语言编写和执行程序 答案：1.D 2C. 3.B. 4.D. 5.A. 6B 7.B 8. B 9. A 10. C 二、判断题 1．在微型计算机广阔的应用领域中，会计电算化应属于科学计算应用方面。 2．决定计算机计算精度的主要技术指标一般是指计算机的字长。 3．计算机“运算速度”指标的含义是指每秒钟能执行多少条操作系统的命令。 4．利用大规模集成电路技术把计算机的运算部件和控制部件做在一块集成电路芯片上，这样的一块芯片叫做单片机。 答案：1．答案：错。2．答案：对。3．答案：错。4．答案：错。 第二章：计算机常用的基本逻辑部件
计算机系统结构习题解答 第一章习题一 1.2一台经解释实现的计算机，可以按照功能划分成4级。每一级为了执行一条指令需要下一级的N条指令解释。若执行第1级的一条指令需K纳秒时间，那么执行第2、3、4级的一条指令个需要多少时间？ 解：①分析： 计算机按功能分级时，最底层的为第1级。向上一次是第2 、3、4级。解释执行是在低级机器级上，用它的一串指令或语句来解释执行高一级上的一条指令的功能。是逐条解释的。 ②解答： 执行第2、3、4级的一条指令各需KNns,KN2ns,KN3ns的时间。 1.3操作系统机器级的某些指令就用传统机器级的指令，这些指令可以用微程序直接实现，而不由操作系统自己来实现。根据你对习题1.2的回答，你认为这样做有哪两个好处？ 答：可以加快操作系统操作命令解释的速度。同时也节省了存放解释操作命令这部分解释程序所占用的空间。简化了操作系统机器级的设计。也有利于减少传统机器级的指令条数。 1.5硬件和软件在什么意义上是等效的？在什么意义上是不等效的？试举例说明。 答：硬件和软件在逻辑意义上是等效的。在物理意义上是不等效的。 ①在原理上，用硬件或固件实现的功能完全可以用软件来完成。用软件实现的功能也可以用硬件或固件来完成。功能一样。 ②只是反映在速度、价格、实现的难易程度上，这两者是不同的。性能不同。 ③例如，浮点运算在80386以前一直是用软件实现的。到了80486，将浮点运算器集成到了CPU中，可以直接通过浮点运算指令用硬件实现。但速度却高的多。 1.9下列哪些对系统程序员是透明的？哪些对应用程序员是透明的？ 系列机各档不同的数据通路宽度；虚拟存储器；Cache存储器；程序状态字； “启动I/O”指令；“执行”指令；指令缓冲器。 答：①对系统程序员和应用程序员均透明的：是全用硬件实现的计算机组成所包含的方面。有：数据通路宽度、Cache存储器、指令缓冲器。 ②仅对应用程序员透明的：是一些软硬件结合实现的功能。有： 虚拟存储器、程序状态字、“启动I/O”指令。 ③均不透明的： “执行”指令。
１．如何区别存储器和寄存器？两者是一回事的说法对吗？ 解：存储器和寄存器不是一回事。存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。寄存器属于CPU 的一部分，访问寄存器的速度很快。 ２．存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有 哪些层次？ 解：存储器的主要功能是用来保存程序和数据。存储系统是由几个容量、速度和价存储系统和结构各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）；主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。 ３．什么是半导体存储器？它有什么特点？ 解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。半导体存储器具有容量大、速度快、体积小、可靠性高等特点。半导体随机存储器存储的信息会因为断电而丢失。 ４．SRAM 记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异 同点？ 解：SRAM 记忆单元由６个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。DRAM 记忆单元可以由４个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。 ５．动态RAM 为什么要刷新？一般有几种刷新方式？各有什么优缺点？ 解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。常见的刷新方式有集中式、分散式和异步式３种。集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。异步方式虽然也有死区，但比集中方式的死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。 ６．一般存储芯片都设有片选端CS ，它有什么用途？ 解：片选线CS用来决定该芯片是否被选中。CS ＝０，芯片被选中；CS ＝１，芯片不选中。 ７．DRAM 芯片和SRAM 芯片通常有何不同？ 解：主要区别有： ①DRAM 记忆单元是利用栅极电容存储信息；SRAM 记忆单元利用双稳态触发器来存储信息。 ②DRAM 集成度高，功耗小，但存取速度慢，一般用来组成大容量主存系统；SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。 ③SRAM 芯片需要有片选端CS ，DRAM 芯片可以不设CS ，而用行选通信号RAS 、列选通CAS兼作片选信号。 ④SRAM 芯片的地址线直接与容量相关，而DRAM 芯片常采用了地址复用技术，以减少地址线的数量。 ８．有哪几种只读存储器？它们各自有何特点？ 解：MROM ：可靠性高，集成度高，形成批量之后价格便宜，但用户对制造厂的依赖性过
习题参考答案 习题1参考答案 1.6、计算题，解： 假设某机器指令系统按指令周期长短分为4种，t 1=10ns ，t 2=15ns ，t 3=16ns ，t 4=20ns ，这4种指令在程序中出现的概率分别为ƒ1=20%，ƒ2=16%，ƒ3=40%，ƒ4=24%，计算出平均运算速度是多少MIPS ？ 解：由式（1.1）先计算出T m 。 m T = i n i t fi ⨯∑=1 =10×0.2+15×0.16+16×0.4+20×0.24=15.6 ns 由式（1.2）求得平均运算速度为 V m =1/T m =1/（15.6×10-9）=64.10（MIPS ） 习题2参考答案 2、11010111，327,D7 3、12.5，28.875，205.4375 4、原码：-127~+127；补码：-128~+127；反码：-127~+127。 7、0.1110,1.00101,1.01110 8、0.1101，-0.0001，-0.1111 9、10101101，00010011 10、[x]补 =a 0.a 1a 2…a 6 解法一、 （1）若a 0=0, 则x>0, 满足x>-0.5，此时a 1…a 6可任意 （2）若a 0=1, 则x<=0,要满足x>-0.5, 需a 1=1 即a 0=1, a 1=1, a 2…a 6有一个不为0 解法二、 -0.5=-0.1(2)=-0.100000=1,100000 （1）若x>=0, 则a 0=0, a 1…a 6任意即可 [x]补=x=a 0.a 1a 2…a 6 （2）若x<0,则x>-0.5 只需-x<0.5,-x>0 [x]补=-x,[0.5]补=01000000 即[-x]补<01000000 即a 0a 1=11,a 2…a 6不全为0或至少有一个为1（但不是“其余取0”） 11．字长32位浮点数，阶码10位，用移码表示，尾数22位，用补码表示，基为2， （1）最大的二进制数表示 E=111111111 Ms = 0, M = 11…1（全1） 表示为： 11…1 011…1 10个 21个 即：