集成电路设计基础 2010-11年第一学期试题 一、填空题（20分） 1、目前，国内已引进了12英寸0.09um 芯片生产线，由此工艺线生产出来的集成 电路特征尺寸是0.009um （大 小），指的是右图中的W （字 母）。 2、CMOS工艺可分为p阱、n阱、双阱 三种。 在CMOS工艺中，N阱里形成的晶体管是p （PMOS，NMOS）。 3、通常情况下，在IC中各晶体管之间是由场氧来隔离的；该区域的形成用到的制造工艺是氧化工艺。 4.集成电路制造过程中，把掩膜上的图形转换成晶圆上器件结构一道工序是指光 刻，包括晶圆涂光刻胶、曝光、显影、烘干四个步骤； 其中曝光方式包括①接触式、②非接触式两种。 5、阈值电压V T是指将栅极下面的si表面从P型Si变成N型Si所必要的电压，根据阈值电压的不同，常把MOS区间分成耗尽型、增强型两种。降低V T 的措施包括：降低杂质浓度、增大Cox 两种。 二、名词解释（每词4分，共20分） ①多项目晶圆（MPW） ②摩尔定律 ③掩膜 ④光刻
⑤外延 三、说明（每题5分共10分） ①说明版图与电路图的关系。 ②说明设计规则与工艺制造的关系。 四、简答与分析题（10分） 1、数字集成电路设计划分为三个综合阶段，高级综合,逻辑综合,物理综合；解释这 三个综合阶段的任务是什么？ 2、分析MOSFET尺寸能够缩小的原因。 五、综合题（共4小题，40分） 1、在版图的几何设计规则中，主要包括各层的最小宽度、层与层之间的最小间距、各 层之间的最小交叠。把下图中描述的与多晶硅层描述的有关规则进行分类： （2）属于层与层之间的最小间距的是: （3）属于各层之间的最小交叠是： 2．请提取出下图所代表的电路原理图。画出用MOSFET构成的电路。
一、填空 1.ls (填写参数)命令用于显示隐藏文件。（-a） 2.进入当前目录的父目录的命令为 (%cd ..) 3.查看当前工作目录的命令为：（%pwd） 4.目录/home//uuu已建立，当前工作目录为/home/，采用绝对路径进入/home//uuu 的命令为：（%cd /home//uuu） 5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结果：（对 所有的用户增加读写权限。） 6.显示当前时间的命令为：（%date） 7.打开系统管理窗口的命令为：（%admintool） 8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp 166.111.4.80 or %ftp %open 166.111.4.80） 9.建立FTP连接后，接收单个文件的命令为：（%get） 10.建立FTP连接后，发送多个文件的命令为：（%mput） 11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互连层共有 _____层，其电路类型为_______。0.13um 7 CMOS 12.请根据实际的制造过程排列如下各选项的顺序： a.生成多晶硅 b.确定井的位置和大小 c.定义扩散区，生成源漏区 d.确定有源区的位置和大小 e.确定过孔位置 正确的顺序为：___ _________________。bdace 13.集成电路中的电阻主要有__________, ____________, _____________三种。井电 阻，扩散电阻，多晶电阻 14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式调用。若该 Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal. 15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为 ___________________________________。报证PN结反偏，使MOS器件能够正常工 作。 16.版图验证主要包括三方面：________，__________，__________; 完成该功能的 Cadence工具主要有（列举出两个）：_________，_________。DRC, LVS, ERC, Diva, Dracula 17.造成版图不匹配的因数主要来自两个方面：一是制造工艺引起的，另一个是 __________;后者又可以进一步细分为两个方面：_______________， _____________。片上环境波动，温度波动，电压波动。 18.DRC包括几种常见的类型，如最大面积（Maximum Dimension），最小延伸（Minimum Extension），此外还有_________，_________，_________。最小间距，最小宽度，最小包围（Minimum Enclosure）。 19.减少天线效应的三种方法有：____________，____________，__________。插入二 极管，插入缓冲器，Jumper (或者，通过不同的金属层绕线)。 20.由于EDA工具的不统一，出现了各种不同的文件格式，如LEF, DEF等，业界公认 的Tape out的文件格式为 _______，它不可以通过文本编辑器查看，因为它是
《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS 电子科技大学 实验报告 学生姓名:连亚涛/王俊颖学号：2011031010032/0007指导教师：王向展实验地点：微固楼606实验时间：2014.6. 一、实验室名称：微电子技术实验室 二、实验项目名称：模拟集成电路版图设计和绘制 三、实验学时：4 四、实验原理 参照实验指导书。 五、实验目的 本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计， 掌握基本的IC版图布局布线技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计。 六、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、根据设计指标要求，自主完成版图设计，并掌握布局布线的基本技巧。 七、实验仪器设备 （1）工作站或微机终端一台 八、实验步骤 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握CadenceEDA 仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的运算放大器电路版图，过程中应注意设计规则。 九、实验数据及结果分析： 1、通过本次实验掌握了UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。达到了实验目的。 2、根据设计指标要求，设计出运算放大器模拟集成电路版图。 (备注：小组共同完成) 十、实验结论： 通过这次实验，学习并掌握国际流行的EDA仿真软件Cadence的使用方法，完成了运算放大器集成电路版图的设计，其难点是版图的布局布线和设计规则的理解。 十一、总结及心得体会： 2学会了cadence在linux下的使用，在回去安装Ubuntu的过程中发生了很多错误，有了一定的提高，让我了解到使用免费破解的专业软件的不易。其次，cadence使用过程中，有很多技巧值得认真学习，如左手键盘右手鼠标操作，以及先画基本的接触孔，再画mos管，再用已有的Mos管拼接出其他宽长比的方法。同时，学会了如何提高画图效率的“偷懒”的办法。 当然，还有很多的不足，比如有些地方容易忽略版图的规则没有全局考量，造成重复赶工。在一些技巧上，如画不规则多边形保护环的方法还是太笨，没有用聪明的方法（多次shift+c）。 电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高 集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。 集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。 6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题 1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率） 集成电路设计练习题2009 1、说明一个半导体集成电路成本的组成。 2、简述CMOS工艺流程。简述CMOS集成电路制造的过程中需要重复进行的工艺步骤。 3、描述你对集成电路工艺的认识。列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？简述CMOS工艺技术的发展趋势。 4、你知道的集成电路设计的表达方式有哪几种？ 5、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx 其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。 6、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？ 7、描述你对集成电路设计流程的认识。 8、集成电路前端设计流程，后端设计流程，相关的工具。 9、从RTL synthesis到tape out之间的设计flow，并列出其中各步使用的tool. 10、简述FPGA等可编程逻辑器件设计流程。 11、简述半定制数字电路的设计流程。 12、简要说明并比较数字集成电路几种不同的实现方法。 13、什么是集成电路的设计规则。 14、同步电路和异步电路的区别是什么？ 15、画出CMOS电路的晶体管级电路图，实现Y=AB+C(D+E) 16、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N 管，为什么？ 17、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？ 18、名词解释：VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA 19、画出CMOS与非门的电路，并画出波形图简述其功能。 集成电路版图设计软件----Lasi操作指南 梁竹关 云南大学信息学院电子工程系，zhgliang@https://www.doczj.com/doc/3f15013357.html, 1 概述 Lasi是一个集成电路版图设计的软件，可以应用它来画出集成电路原理图、设计集成电路的版图。该软件支持层次设计的思想，上层设计目标可以调用下层设计好的对象，通过一级级（RANK）调用，最终设计出庞大复杂的集成电路版图。 一、软件功能模块 1、设置 （1）不同的图案代表不同物质层 （2）几何尺寸设置 2、输入图案 3、编辑图案 4、设计规则检查（DRC）检查 5、电气规则检查（ERC）LVS 6抽取电路及参数（用于后仿真） 二、下载与安装 进入网址https://www.doczj.com/doc/3f15013357.html,/，发现LASI，如图2.1所示，点击它。 图2.1 LASI下载地址 下载后，双击图标LASI进行安装，如图2.2所示。 接着根据提示安装。 图2.3 安装步骤之一 安装成功后，在安装路径下新建一个子目录，并把图2.4所示的选项Copy到该子目录下， 并把Rules文件夹中的文件copy到该子目录下。 图2.4 copy文件三、按键与功能 （一）屏幕上方按键 1、视图 2、编辑 3、系统功能 （二）屏幕右方按键 四、图形文字输入与编辑 （一）图形文字输入 图3.1 Lasi及Attr的界面 如上图3.1所示Menu1和Menu2（按鼠标右键可以在Menu1和Menu2之间选择）提供图形文字输入及编辑等的按键。 1、用Attr按键设置表示器件和互联线的图形 设计集成电路版图时采用一些不同颜色、不同尺寸、不同填充线条的方框代表管子和边线，利用Attr选项可以改变各个表示层的颜色、大小、填充线条。如图3.1所示，CONT表示管子与METAL 1的连接孔。当打开Attr时，选中CONT后，用color选项改变表示CONT的方框颜色，用Fill改变CONT的填充线条类型，用Dash选项改变CONT方框边的线条类型。 PWEL表示P阱工艺中的P阱 NWEL表示N阱工艺中的N阱 ACTV表示有源区 PSEL表示P掺杂区 NSEL表示N掺杂区 POL1表示多晶硅，用做栅极； MET1表示第一层金属 VIA1表示第一层金属与第二层金属之间的连接孔 MET2表示第二层金属 假如Attr界面中的每一层物质层出现的都是0值，如下图3.2所示，用import选项把Lasi 包中给的版图或电路图拉到Lasi程序运行窗口中来就可以。 电科《集成电路原理》期末考试试卷 一、填空题 1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2 ． （ 2 分 ） 摩 尔 定 律 是 指 。 3. 集 成 电 路 按 工 作 原 理 来 分 可 分 为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5.（4分）MOSFET 可以分为 增强型NMOS ，耗尽型NMOS ，增强型PMOS ，耗尽型PMOS___四种基本类型。 6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。 7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 栅极， 和 漏极 ； VDD ， 作为PMOS 的源极和体端， ，GND 作为NMOS 的源极和体端。 8．（2分）CMOS 逻辑电路的功耗可以分为 和 。 9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= 4 V ，Y 2= 3 V ，Y 3= 3 V 。 DD 1 3 2 10.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。 A B Y 1 A B 2 3 二、画图题：（共12分） 1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CD =+的电路图，要求使用的MOS管最少。 2.（6分）用动态电路级联实现逻辑功能Y ABC =,画出其相应的电路图。 三、简答题：（每小题5分，共20分） 1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？ 2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？ 3.简述静态CMOS电路的优点。 如对您有帮助，请购买打赏，谢谢您！ 集成电路设计基础（工艺、版图、流程、器件） 1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题） Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。 产生Latch up 的具体原因： ? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。 ? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 ? E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。 ? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。 ? Well 侧面漏电流过大。 消除“Latch-up”效应的方法： 版图设计时： ①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地 接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害 的电位梯度； ②避免source和drain的正向偏压； ③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接 VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring； ④Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub 的阻值； ⑤使nmos尽量靠近GND，pmos尽量靠近VDD，保持足够的距离在pmos 和nmos之间以降低引发SCR的可能； ⑥除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈 guard ring； ⑦I/O处尽量不使用pmos(nwell)。 工艺设计时： 降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 器件外部的保护措施?低频时加限流电阻（使电源电流<30mA）?尽量减小电路中的电容值。（一般C<0.01μF） 集成电路设计方案习题答案章 CH1 1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？ 晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE 定律 2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。环境：IC产业生产能力剩余，人们需要更多的功能芯片设计 3．多工程晶圆 的作用。P13 5．列出你知道的异质半导体材料系统。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点? SOI绝缘体上硅，能够经过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低 7. 肖特基接触和欧姆型接触各有什么特点？ 肖特基接触：阻挡层具有类似PN结的伏安特性。欧姆型接触：载流子能够容易地利用量子遂穿效应相应自由传输。 8. 简述双极型晶体管和MOS晶体管的工作原理。P19,21 CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法:液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线 集成电路CAD 课程设计报告 一．设计目的： 1.通过本次实验，熟悉软件的特点并掌握使用软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层 次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则； 3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路， 然后对其进行基本的DRC 检查； 4. 掌握C)B (A F +?=的掩模板设计与绘制。 二．设计原理： 1、版图设计的目标： 版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、 各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节省面积，以提高集成度，降低成本； ③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 2、版图设计的内容： ①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ②布线：设计走线，实现管间、门间、单元间的互连。 ③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。 ④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 ⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 ⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。 三．设计规则（Design Rul e ）： 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。 ①宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 ②间距规则（Separation rule）：间距指各几何图形外边界之间的距离。 晶圆制备 1．用来做芯片的高纯硅被称为（半导体级硅），英文简称（GSG ），有时也被称为（电子级硅）。 2．单晶硅生长常用（CZ法）和（区熔法）两种生长方式，生长后的单晶硅被称为（硅锭）。 3．晶圆的英文是（wafer ），其常用的材料是（硅）和（锗）。 4．晶圆制备的九个工艺步骤分别是整型、定向、标识。 5．从半导体制造来讲，晶圆中用的最广的晶体平面的密勒符号是（100 ）、（110 ）和（111）。 6．CZ直拉法生长单晶硅是把（融化了的半导体级硅液体）变为（有确定晶向的）并且（被掺杂成p型或n型）的固体硅锭。 7．CZ直拉法的目的是（实现均匀掺杂的同时，并且复制仔晶的结构，得到合适的硅锭直径）。影响CZ直拉法的两个主要参数是（拉伸速率）和（晶体旋转速率）。 8．晶圆制备中的整型处理包括（去掉两端）、（径向研磨）和（硅片定位边和定位槽）。 9．制备半导体级硅的过程：1（制备工业硅）；2（生长硅单晶）；3（提纯）。 10.晶片需要经过切片、磨片、抛光后，得到所需晶圆。 氧化 10．二氧化硅按结构可分为（）和（）或（）。 11．热氧化工艺的基本设备有三种：（卧式炉）、（立式炉）和（快速热处理炉）。 12．根据氧化剂的不同，热氧化可分为（干氧氧化）、（湿氧氧化）和（水汽氧化）。 13．用于热氧化工艺的立式炉的主要控制系统分为五部分：（工艺腔）、（硅片传输系统）、气体分配系统、尾气系统和（温控系统）。 14．选择性氧化常见的有（局部氧化）和（浅槽隔离），其英语缩略语分别为LOCOS和（STI ）。 15．列出热氧化物在硅片制造的4种用途：（掺杂阻挡）、（表面钝化）、场氧化层和（金属层间介质）。 16．可在高温设备中进行的五种工艺分别是（氧化）、（扩散）、（蒸发）、退火和合金。 17．硅片上的氧化物主要通过（热生长）和（淀积）的方法产生，由于硅片表面非常平整，使得产生的氧化物主要为层状结构，所以又称为（薄膜）。 18．卧式炉的工艺腔或炉管是对硅片加热的场所，它由平卧的（石英工艺腔）、（加热器）和（石英舟）组成。淀积 19．目前常用的CVD系统有：（APCVD ）、（LPCVD ）和（PECVD ）。 20．淀积膜的过程有三个不同的阶段。第一步是（晶核形成），第二步是（聚焦成束），第三步是（汇聚成膜）。21．缩略语PECVD、LPCVD、HDPCVD和APCVD的中文名称分别是（等离子体增强化学气相淀积）、（低压化学气相淀积）、高密度等离子体化学气相淀积、和（常压化学气相淀积）。 22．在外延工艺中，如果膜和衬底材料（相同），例如硅衬底上长硅膜，这样的膜生长称为（同质外延）；反之，膜和衬底材料不一致的情况，例如硅衬底上长氧化铝，则称为（异质外延）。 23．化学气相淀积是通过（）的化学反应在硅片表面淀积一层（）的工艺。硅片表面及其邻近的区域被（）来向反应系统提供附加的能量。 金属化 24．金属按其在集成电路工艺中所起的作用，可划分为三大类：（）、（）和（）。 25．气体直流辉光放电分为四个区，分别是：无光放电区、汤生放电区、辉光放电区和电弧放电区。其中辉光放电区包括前期辉光放电区、（）和（），则溅射区域选择在（）。 26．集成电路工艺中利用溅射现象主要用来（），还可以用来（）。 27．对芯片互连的金属和金属合金来说，它所必备一些要求是：（导电率）、高黏附性、（淀积）、（平坦化）、可靠性、抗腐蚀性、应力等。 28．在半导体制造业中，最早的互连金属是（铝），在硅片制造业中最普通的互连金属是（铜），。 29．写出三种半导体制造业的金属和合金（Al ）、（Cu ）和（铝铜合金）。 30．阻挡层金属是一类具有（高熔点）的难熔金属，金属铝和铜的阻挡层金属分别是（W ）和（W ）。 31．被用于传统和双大马士革金属化的不同金属淀积系统是：（）、（）、（）和铜电镀。 32．溅射主要是一个（）过程，而非化学过程。在溅射过程中，（）撞击具有高纯度的靶材料固体平板，按物理过程撞击出原子。这些被撞击出的原子穿过（），最后淀积在硅片上。 平坦化 33．缩略语PSG、BPSG的中文名称分别是（）、（）。 34．列举硅片制造中用到CMP的几个例子：（）、LI氧化硅抛光、（）、（）、钨塞抛光和双大马士革铜抛光。 35．终点检测是指（CMP设备）的一种检测到平坦化工艺把材料磨到一个正确厚度的能力。两种最常用的原位终点检测技术是（电机电流终点检测）和（光学终点检测）。 36．硅片平坦化的四种类型分别是（平滑）、部分平坦化、（局部平坦化）和（全局平坦化）。 37．传统的平坦化技术有（）、（）和（）。 集成电路设计综合实验报告 班级：微电子学1201班 姓名： 学号： 日期：2016年元月13日 一.实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二.实验内容 1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻 辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 2. 设计一个CMOS结构的二选一选择器。 （1）根据二选一选择器功能，分析其逻辑关系。 （2）根据其逻辑关系，构建CMOS结构的电路图。 （3）利用EDA工具画出其相应版图。 （4）利用几何设计规则文件进行在线DRC验证并修改版图。 三.实验原理 1. 反向提取给定电路模块 方法一:直接将版图整体提取（如下图）。其缺点：过程繁杂,所提取的电路不够直观, 不易很快分析出其电路原理及实现功能。 直接提取的整体电路结构图 方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。其优点：使电路结构更简洁 直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。 CMOS反相器模块CMOS反相器的symbol CMOS传输门模块 CMOS传输门的symbol CMOS三态门模块 CMOS三态门的symbol CMOS与非门模块 CMOS与非门的symbol 各模块symbol按版图连接方式组合而成的整体电路 经分析可知，其为一个带使能端的D锁存器，逻辑功能如下: ①当A=1，CP=0时，Q=D，Q—=； ②当A=1，CP=1时，Q、Q—保持； 集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1 实验三： 1、反相器直流工作点仿真 1）偏置电压设置：Vin=1V；Vdd=2V； 2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ； 3）PMOS沟道尺寸设置：设置PMOS的叉指数为3，每个叉指的宽度为变量wf；这样Wpmos=3*wf；设置wf=Wnmos；Lpmos= ； 4）直流工作点仿真结果：Ids= ；Vout= ；NMOS工作在工作区域；PMOS 工作在工作区域；该反相器的功耗为； 2、反相器直流工作点扫描设置 1）偏置电压设置：Vin=1V；Vdd=2V； 2）在直流仿真下设置Wnmos= ；Lnmos= ；扫描参数为PMOS的叉指宽度wf，扫描范围为到；扫描步长为；仿真输出wf为横坐标、Vout为纵坐标的波形曲线； 观察wf对Vout的影响； 3）在上述步骤的基础上，记录输出电压Vout=1V时对应的PMOS的叉指宽度wf= ； 3、扫描反相器的直流电压转移特性 1）在上述步骤的基础上，记录Ids= ；该反相器的功耗Pdc= ； 2）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Vout为纵坐标的波形曲线；观察Vin对Vout的转移特性；结合理论分析在转移特性曲线上标出A、B、C、D、E五个工作区域； 3）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Ids为纵坐标的波形曲线；观察Vin对Ids的转移特性；结合理论分析反相器的静态功耗和动态功耗； 4、仿真反相器的瞬态特性 1）为反相器设置负载电容为； 2）设置Vin为Vpluse信号源，高电平为；低电平为；Rise time= ；Fall time= ； 周期为； 3）设置瞬态仿真stop time= ；step= ；maxstep= ； 4）观察仿真结果，该反相器的传输延迟= ；模拟集成电路版图设计和绘制
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