部件一：60进制程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLOCK60 IS
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END CLOCK60;
ARCHITECTURE ARTCLOCK60 OF CLOCK60 IS
BEGIN
CO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0';----进位输出PROCESS(CLK,NRESET)
BEGIN
IF(NRESET='0')THEN -----异步复位
QH<="0000";
QL<="0000";
ELSIF(CLK'EVENT AND CLK='1')THEN------同步置数
IF(LOAD='1')THEN
QH<=D(7 DOWNTO 4);
QL<=D(3 DOWNTO 0);
ELSIF(CI='1')THEN
IF(QL=9)THEN
QL<="0000";
IF(QH=5)THEN
QH<="0000";
ELSE
QH<=QH+1;
END IF;
ELSE
QL<=QL+1;
END IF;
END IF;
END IF;
END PROCESS;
END ARTCLOCK60;
60进制波形图如下：
部件二：24进制程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLOCK24 IS
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END CLOCK24;
ARCHITECTURE ARTCLOCK24 OF CLOCK24 IS
BEGIN
CO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0';----进位输出PROCESS(CLK,NRESET)
BEGIN
IF(NRESET='0')THEN -----异步复位
QH<="0000";
QL<="0000";
ELSIF(CLK'EVENT AND CLK='1')THEN------同步置数
IF(LOAD='1')THEN
QH<=D(7 DOWNTO 4);
QL<=D(3 DOWNTO 0);
ELSIF(CI='1')THEN
IF(QL=9 or (QH=2 AND QL=3))THEN
QL<="0000";
IF(QH=2)THEN
QH<="0000";
ELSE
QH<=QH+1;
END IF;
ELSE
QL<=QL+1;
END IF;
END IF;
END IF;
END PROCESS;
END ARTCLOCK24;
24进制的波形图如下：
数字钟的全部程序如下：
LIBRARY IEEE; ---秒信号USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLOCK60s IS
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END CLOCK60s;
ARCHITECTURE ARTCLOCK60s OF CLOCK60s IS
BEGIN
CO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0'; --进位输出PROCESS(CLK,NRESET)
BEGIN
IF(NRESET='0')THEN ---异步复位
QH<="0000";
QL<="0000";
ELSIF(CLK'EVENT AND CLK='1')THEN --同步置数
IF(LOAD='1')THEN
QH<=D(7 DOWNTO 4);
QL<=D(3 DOWNTO 0);
ELSIF(CI='1')THEN
IF(QL=9)THEN
QL<="0000";
IF(QH=5)THEN
QH<="0000";
ELSE
QH<=QH+1;
END IF;
ELSE
QL<=QL+1;
END IF;
END IF;
END IF;
END PROCESS;
END ARTCLOCK60s;
LIBRARY IEEE; ---分信号USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLOCK60m IS
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END CLOCK60m;
ARCHITECTURE ARTCLOCK60m OF CLOCK60m IS
BEGIN
CO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0'; --进位输出PROCESS(CLK,NRESET)
BEGIN
IF(NRESET='0')THEN --异步复位
QH<="0000";
QL<="0000";
ELSIF(CLK'EVENT AND CLK='1')THEN ---同步置数
IF(LOAD='1')THEN
QH<=D(7 DOWNTO 4);
QL<=D(3 DOWNTO 0);
ELSIF(CI='1')THEN
IF(QL=9)THEN
QL<="0000";
IF(QH=5)THEN
QH<="0000";
ELSE
END IF;
ELSE
QL<=QL+1;
END IF;
END IF;
END IF;
END PROCESS;
END ARTCLOCK60m;
LIBRARY IEEE; ---时信号USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLOCK24 IS
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; --进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END CLOCK24;
ARCHITECTURE ARTCLOCK24 OF CLOCK24 IS
BEGIN
CO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0'; ---进位输出PROCESS(CLK,NRESET)
BEGIN
IF(NRESET='0')THEN ---异步复位
QH<="0000";
QL<="0000";
ELSIF(CLK'EVENT AND CLK='1')THEN ---同步置数
IF(LOAD='1')THEN
QH<=D(7 DOWNTO 4);
QL<=D(3 DOWNTO 0);
ELSIF(CI='1')THEN
IF(QL=9 or (QH=2 AND QL=3))THEN
QL<="0000";
IF(QH=2)THEN
QH<="0000";
ELSE
QH<=QH+1;
END IF;
ELSE
END IF;
END IF;
END IF;
END PROCESS;
END ARTCLOCK24;
LIBRARY IEEE; ---时信号USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY hour IS
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESETS: IN STD_LOGIC; ---复位端
LOADS: IN STD_LOGIC; ---置数端
NRESETM: IN STD_LOGIC; ---复位端
LOADM: IN STD_LOGIC; ---置数端
NRESETH: IN STD_LOGIC; ---复位端
LOADH: IN STD_LOGIC; ---置数端
DS: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
DM: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
DH: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QH2: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL2: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QH3: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL3: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END hour;
ARCHITECTURE ART OF hour IS
COMPONENT CLOCK60S
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT CLOCK60M
PORT( CLK: IN STD_LOGIC; ---时钟信号
NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; ---始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT CLOCK24
PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端
LOAD: IN STD_LOGIC; ---置数端
D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端
CI:IN STD_LOGIC; --始能端
CO: OUT STD_LOGIC; ---进位脉冲
QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
SIGNAL Z1,Z2:STD_LOGIC;
BEGIN
U1: CLOCK60S PORT MAP(CLK,NRESETS,LOADS,DS,CI,Z1,QH1,QL1);
U2: CLOCK60M PORT MAP(CLK,NRESETM,LOADM,DM,Z1,Z2,QH2,QL2);
U3: CLOCK24 PORT MAP(CLK,NRESETH,LOADH,DH,Z2,CO,QH3,QL3);
END ARCHITECTURE ART;
电子钟全部引脚显示波形：
00：00：59波形显示如下：
00：59：59波形图如下，进位后为01：00：00
23:59:59波形图如下：
调时间波形如下：
用置位端进行调时，调到02：51：15波形如下：
经验证，以上设计完全符合题目要求！
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
简易数字钟设计 摘 要 本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计， 最后将设计好的模块组合调试，并最终在EWB 下仿真通过。 关键词 数字钟，EWB ，74LS160，总线，三态门，子电路 一、引言：所谓数字钟，是指利用电子电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定时报闹等功能。 设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。 二、任务分析：能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报时，定点报时，使用4个数码管，能切换显示。 总体设计 本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。 方案一、采用异步电路，数据选择器 将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下： 该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，故本次设计不采用此方案。 方案二、采用同步电路，总线结构 时钟信号分别加到各个模块，各个模块功能相对独立，框图如下： 显示 切换 秒钟 分钟 小时 控制 1Hz 脉冲信号 闹钟
多功能数字计时器设计 姓名：杨会章 学号: 1004220242 专业：通信工程 学院：电光学院 指导教师： 2021-9-15
目录 一、设计内容简介 (3) 二、电路功能设计要求 (3) 三、电路原理简介 (3) 四、各单元电路原理 1、脉冲发生电路 (3) 2、计时电路 (4) 3、译码显示电路 (4) 5、校分电路 (5) 4、清零电路 (6) 6、报时电路 (7) 7、基本电路原理图 (8) 8、动态显示原理 (9) 9、动态显示原理图 (10) 10、波形图 (11) 五、实验中问题及解决办法 (11) 六、附录 (12) 1、元件清单 (12) 2、芯片引脚图和功能表 (12) 3、参考文献 (15)
一、设计内容简介 实验采用中小规模集成电路设计一个数字计时器。数字计时器是由脉冲发生电路，计时电路，译码显示电路，和附加电路控制电路几部分组成。其中控制电路由清零电路，校分电路和报时电路组成。附加电路采用动态显示。 二、电路功能设计要求 1、设计制作一个0分00秒～9分59秒的多功能计时器,设计要求如下： 1）设计一个脉冲发生电路，为计时器提供秒脉冲（1HZ），为报时电路提供驱动蜂鸣器的高低脉冲信号（1KHZ、2KHZ）； 2）设计计时电路：完成0分00秒～9分59秒的计时、译码、显示功能； 3）设计清零电路：具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行手动清零。 4）设计校分电路：在任何时候，拨动校分开关，可进行快速校分。（校分隔秒） 5）设计报时电路：使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1kHz），9分59秒发高音（频率2kHz）； 6）系统级联。将以上电路进行级联完成计时器的所有功能。 7）可以增加数字计时器附加功能：定时、动态显示等。 三、电路原理简介 32678Hz石英晶体振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器、D触发器输出标准秒脉冲。秒计数器记满60后向分计数器进位。计数器的输出经译码器送显示器。记时出现误差时可以用校时电路进行校分，校秒。利用74153四选一数据选择器和128Hz、64Hz时钟信号控制选择秒位、秒十位、分位输出到译码器，并选通相应的数码管，实现动态显示。 四、各单元电路原理 1、秒脉冲发生电路 采用32678Hz的石英晶体多谐振荡器作为脉冲信号源。经分频器CD4060的分频，从Q14端输出的2Hz的脉冲信号经D触发器组成的二分频电路得到1Hz 的秒脉冲信号。原理图如下：
高仿真数码管电子钟 目录 高仿真数码管电子钟 (2) 摘要 (2) 1 引言 (3) 1.1 本系统研究的背景和意义 (3) 1.2 本系统主要研究内容 (3) 2 系统总体设计 (4) 2.1 系统设计方案与论证 (4) 2.11 FPGA设计方案 (4) 2.12 NE555时基电路设计方案 (4) 2.13单片机设计方案 (5) 2.14最终设计方案 (5) 2.2 系统总体结构图 (5) 3 系统硬件设计 (7) 3.1 芯片介绍 (7) 3.11 8051单片机简单介绍 (7) 3.12 74LS138 3-8译码器介绍 (9) 3.2 系统硬件原理图 (11) 3.3复位模块 (11) 3.4按键模块 (12) 3.5显示驱动模块 (13) 4 系统软件设计 (13) 4.1 系统软件总体设计 (13) 4.2 中断子程序 (14) 4.3按键扫描子程序 (15) 5 系统调试 (16) 5.1 硬件调试 (16) 5.2 软件调试 (16) 6 结论 (16) 参考文献 (17) 附录 (18)
高仿真数码管电子钟 摘要 电子时钟主要是利用电子技术将时钟电子化、数字化，拥有时钟精确、体积小、界面友好、可拓展性能强等特点，被广泛应用于生活和工作当中。 本文主要为实现一款可正常显示时间、带有h AM/ 24制调整、带有PM h12 / 显示以及时间校准功能的一款基于单片机仿真的多功能电子钟。 本文对当前的电子钟开发手段进行了比较与分析，最终确定了采用单片机技术实现高仿真电子钟的设计。本设计采用51 AT芯片作为核心，采用外部时钟 89C 脉冲定时，用oteus Pr软件自带的电子钟组件实现高度仿真的显示效果。软件部分主要采用简单且流通性强的C51语言编写实现。这种高度仿真的电子钟具有电路简单，读取方便、显示直观、功能多样、时间精度较高、操作简单、编程容易成本低廉等诸多优点。 本次设计主要是用oteus Pr电路软件实现了高仿真数码管电子钟的仿真。稍加改装，增加部分功能所生产出的实际产品即可应用于一般的生活和工作中，从而给人们的生活和生产带来便利，符合电子仪器仪表的发展趋势，具有广阔的市场前景。 关键词：电子钟、单片机、51 AT、C51 89C
数字钟的设计与制作 一、设计指标 1. 显示时、分、秒。 2. 可以24小时制或12小时制。 3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可以手动输入或借 用电路中的时钟。 4. 具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。（选做） 5. 为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。 二、设计要求 1. 画出总体设计框图，以说明数字钟由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输 路径、方向和频率变化，并以文字对原理作辅助说明。 2. 设计各个功能模块的电路图，加上原理说明。 3. 选择合适的元器件，并选择合适的输入信号和输出方式，在面包板上接线验证、调试各个功能模块的电路。在确 保电路正确性的同时，输入信号和输出方式要便于电路的测试和故障排除。（也可选用Mutisim仿真） 4. 在验证各个功能模块基础上，对整个电路的元器件和布线，进行合理布局，进行整个数字钟电路的接线调试。 三、制作要求 自行在面包板上装配和调试电路，能根据原理、现象和测量的数据检查和发现问题，并加以解决。 四、设计报告要求 1. 格式要求（见附录1） 2. 内容要求 ①设计指标。 ②画出设计的原理框图，并要求说明该框图的工作过程及每个模块的功能。 ③列出元器件清单，并画出管脚分配图和芯片引脚图。 ④画出各功能模块的电路图，加上原理说明（如2、5进制到10进制转换，10进制到6进制转换的原理，个位到 十位的进位信号选择和变换等）。 ⑥画出总布局接线图（集成块按实际布局位置画，关键的连接应单独画出，计数器到译码器的数据线、译码器到数 码管的数据线可以简化画法，但集成块的引脚须按实际位置画，并注明名称）。 ⑦数字钟的运行结果和使用说明。 ⑧设计总结：设计过程中遇到的问题及解决办法；设计过程中的心得体会；对课程设计的内容、方式等提出建议。 五、仪器与工具 1. 直流电源1台。 2. 四连面包板1块。 3. 数字示波器（每两人1台） 4. 万用表（每班2只）。 5. 镊子1把。 6. 线剥钳1把。 7. 斜口钳1把。
多功能数字钟电路设计 一、数字电子钟设计摘要 (2) 二、数字电子钟方案框图 (2) 三、单元电路设计及相关元器件的选择 (3) 1.6进制计数器电路的设计 (3) 2.10进制计数器电路的设计 (4) 3.60进制计数器电路的设计 (4) 4.时间计数器电路的设计 (5) 5.校正电路的设计 (6) 6.时钟电路的设计 (7) 7.整点报时电路设计 (8) 8. 译码驱动及单元显示电路 (9) 四、系统电路总图及原理 (9) 五、经验体会 (10) 六、参考文献 (10) 附录A:系统电路原理图 附录B:元器件清单
一、数字电子钟设计摘要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字钟包括组合逻辑电路和时叙电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 二、数字电子钟方案框图 图1 数字电子钟方案框图
三、单元电路设计和元器件的选择 1. 6进制计数器电路的设计 现要设计一个6进制的计数器，采用一片中规模集成电路74LS90N芯片，先接成十进制，再转换成6进制，利用“反馈清零”的方法即可实现6进制计数，如图2所示。 图2
2. 10进制电路设计 图3 3. 60 进数器电路的设计 “秒”计数器与“分”计数器都是六十进制，它由一级十进制计数器和一级六进制计数器连接而成，如图4所示，采用两片中规模集成电路74LS90N串接起来构成“秒”“分”计数器。
电子系统课程设计任务书 设计题目：基于EDA技术的数字时钟设计 设计目的：课程设计是一种复杂的学习实践过程。设计过程采用系统设计的方法，先分析任务，得到系统设计的要求，然后进行总体设计，划分子系统模块，然后进行详细设计，编写各个功能子系统VHDL代码并进行功能仿真，最后进行整个系统总装并仿真。 设计内容：设计一个采用0.5英寸LED数码管显示的数字时钟系统，工作电源5V，它采用24小时制，具有“时”、“分”、“秒”显示，并且可以校正时间显示。 设计要求: 1.由石英晶体多谐振荡器20MHz和分频器产生1Hz标准秒脉冲；（说 明:EDA试验箱中晶振频率20MHz，经试验箱内一系列二分频可将频率降低，但无法直接产生1Hz信号，需要大家根据实际情况编制分频器得到1Hz信号）； 2.秒电路、分电路均为60进制计数，时电路为24进制计数； 3.数码管采用动态扫描方式； 4.能动手校时，校时模块功能可以自由发挥。比如可用两个按钮实 现校时，A按钮控制调整项目，B按钮调整数字，B按钮还可以根据按下时间长短实现慢调、快调功能。也可以用三个按钮实现增减两个方向的手动校时。校时用按钮开关不能超过4个； 5.扩展内容：1）进入校时状态后，被调整数字以2Hz闪烁； 2）24/12小时可调，处于12小时制时，要有AM/PM
显示； 3）所有开关加入防抖设计； 4）加入检测外部环境亮度功能，夜间自动降低数码管显示亮度； 5）加入整点报时电路； 6）增加秒表功能； 7）增加报闹功能。 6.以上电路功能除外部环境亮度检测电路外均由VHDL代码实现层次式设计，顶层电路可以采用EDA电路图。 设计成果： 1.课程设计说明书，要求内容完整，图表完备，条理清楚，字迹工 整，程序完整有相应的注解，仿真波形设计合理有必要的分析，引用资料要注明出处。 2.顶层电路原理图，各层电路VHDL代码及仿真波形。
- 数字电子技术课程设计报告 题目：数字钟的设计与制作 ： 专业：电气本一班 学号：姓名： 指导教师： 时间： - —
一、设计内容 数字钟设计 … 技术指标： （1）时间以24小时为周期； （2能够显示时,分,秒; （3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; (4)计时过程具有报时功能,当时间到达整点前5秒进行蜂鸣报时; (5)为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. ~ 二、设计时间： 第十五、十六周 三、设计要求： （1）画出设计的电路原理图； $ (2) 选择好元器件及给出参数，在原理图中反应出来； （3）并用仿真软件进行模拟电路工作情况； （4）编写课程报告。
！ 摘要 数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。 振荡电路：主要用来产生时间标准信号，因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以采用石英晶体振荡器。 分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。 计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。 译码显示：将“时”“分”“秒”显示出来。将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。 由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。 } 为了使数字钟使用方便，在设计上使用了一个变压器和一个整流桥来实现数字钟电能的输入，使得可以方便地直接插入220V的交流电就可以正常地使用了。关键词数字钟振荡计数校正报时
课程设计报告 课程名称数字系统与逻辑设计 课题名称数字钟设计 专业通信工程 班级 学号 姓名 指导教师乔汇东胡瑛谭小兰 2013年7月7日
湖南工程学院课程设计任务书 课程名称数字系统与逻辑设计课题数字钟设计 专业班级通信工程1101班 学生姓名 学号 指导老师 审批乔汇东 任务书下达日期2013 年6月29日 任务完成日期2013 年7月7日
《数字系统与逻辑设计》课程设计任务书一、设计目的 全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的 组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试 程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养 使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。 二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单 及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应 的分析与结论。 三、进度安排 第十九周星期一：课题讲解，查阅资料 星期二：总体设计，详细设计 星期三：编程，上机调试、修改程序 星期四：上机调试、完善程序 星期五：答辩 星期六-星期天：撰写课程设计报告 附： 课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。
数字时钟的M u l t i s i m 设计与仿真 Company number：【WTUT-WT88Y-W8BBGB-BWYTT-19998】
数字电子技术课程设计 学院：信息工程学院 班级：电气二班 姓名：刘君宇张迪王应博 学号：
数字时钟的Multisim设计和仿真 一、设计和仿真要求 学习综合数字电子电路的设计、实现 基础调研 应用设计、逻辑设计、电路设计 用Multisim 软件验证电路设计 分析电路功能是否符合预期，进行必要的调试修改 撰写Project 报告，提交Multisim 二、总体设计和电路框图 24 分、校时部分。主要由矩形波产生器、秒计数器、分计数器、时计数器、LED 图1. 数字钟电路框图 七段显示数码管、时间校准电路，闹钟电路构成。 五、结论 由脉冲发生器、秒计数器、分计数器、时计数器、LED显示数码管设计了数字时钟电路，经过仿真得出较理想的结果，说明电路图及思路是正确的，可以实现所要求的基本功能：计时、显示精确到秒、时分秒校时。 下页附设计感想和分工 整点报时设计体会
刘君宇分工：完成电路设计，整点报时，闹钟，扩展功能） 通过对软件Multisim的学习和使用，进一步加深了对数字电路的认识。在仿真过程中遇到许多困难，但通过自己的努力和同学的帮助都一一克服了。首先，连接电路图过程中，数码管不能显示，后经图形放大后才发现是电路断路了。其次，布局的时候因元件比较多，整体布局比较困难，因子电路不如原电路直观，最后在不断努力下，终于不用子电路布好整个电路。 调试时有的器件在理论上可行，但在实际运行中就无法看到效果，所以得换不少器件，有时无法找出错误便更换器件重新接线以使电路正常运行。在整个设计中，计数器的接线比较困难，反复修改了多次，在认真学习其用法后采用归零法和置数法设计出60进制和24进制的计数器。 同时，在最后仿真时，预置的频率一开始用的是1hz，结果仿真结果反应很慢，后把频率加大，这才在短时间内就能看到全部结果。总之，通过这次对数字时钟的设计与仿真，为以后的电路设计打下良好的基础，一些经验和教训，将成为宝贵的学习财富。
湖北民族学院 课程设计报告 数字时钟设计与仿真 课程：电子线路课程设计 专业：电子信息科学与技术 班级： 0312409 学号： 031240910 学生姓名：谢加龙 指导教师：易金桥 2014年 06月 21日
信息工程学院课程设计任务书 2014-06-21
摘要 基于单片机AT89c51设计而成的简易数字电子时钟，其主要功能皆由对单片机编程即由软件完成，外围硬件电路只包括报时电路、键盘输入电路和显示电路三个模块。具有外围硬件电路简单、运行功能可靠的优点。 关键词：单片机时钟键盘输入显示
目录 1、系统设计要求 (1) 1.1 基本功能 (1) 1.2扩展功能 (1) 2、硬件设计 (2) 2.1系统设计方案选择 (2) 2.2系统原理框图 (2) 2.3各单元的功能描述 (2) 2.4电路连接图 (2) 2.5元器件清单列表 (2) 2.6所用芯片的管脚图 (2) 3、软件设计 (3) 3.1主程序的流程图 (3) 3.2键盘扫描程序流程图 (3) 3.3发声程序流程图 (3) 3.4总程序 (3) 4、调试 (4) 4.1仿真调试 (4) 4.2硬件调试 (4) 5、总结 (5) 参考文献 (6)
1、系统设计要求 1.1 基本功能 （1）、要求准确显示“时”、“分”、“秒”，24 小时制； （2）、具有整点报时功能，在每小时59 分51 秒、53 秒、55 秒、57 秒发出低音，59秒整发出高音； （3）、系统工作符合一般时钟要求。 1.2扩展功能： （1）、具有校时功能，用户可修改“时”、“分”，且互不影响； （2）、可切换12 小时制和24 小时制。
课程设计任务书 学生姓名： XXX 专业班级： 指导教师：工作单位： 题目: 多功能数字钟电路设计 初始条件：74LS390，74LS48，数码显示器BS202各6片，74LS00 3片，74LS04，74LS08各 1片，电阻若干，电容，开关各2个，蜂鸣器1个，导线若干。 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 时间安排： 第20周理论设计、实验室安装调试，地点：鉴主15楼通信实验室一 指导教师签名：年月日 系主任（或责任教师）签名：年月日
多功能数字钟电路设计 摘要 (1) Abstract (2) 1系统原理框图 (3) 2方案设计与论证 (4) 2.1时间脉冲产生电路 (4) 2.2分频器电路 (6) 2.3时间计数器电路 (7) 2.4译码驱动及显示单元电路 (8) 2.5校时电路 (8) 2.6报时电路 (10) 3单元电路的设计 (12) 3.1时间脉冲产生电路的设计 (12) 3.2计数电路的设计 (12) 3.2.1 60进制计数器的设计 (12) 3.2.2 24进制计数器的设计 (13) 3.3译码及驱动显示电路 (14) 3.4 校时电路的设计 (14) 3.5 报时电路 (16) 3.6电路总图 (17) 4仿真结果及分析 (18) 4.1时钟结果仿真 (18) 4.2 秒钟个位时序图 (18) 4.3报时电路时序图 (19) 4.4测试结果分析 (19) 5心得与体会 (20) 6参考文献 (21) 附录1原件清单 (22) 附录2部分芯片引脚图与功能表 (23) 74HC390引脚图与功能表 (23)
数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule
头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end
课题一数字电子钟逻辑电路设计 一、简述 数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。 数字电子钟的电路组成方框图如图所示。 图数字 电子钟框图 由图可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。 二、设计任务和要求 用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟，要求如下： 1.由晶振电路产生1Hz标准秒信号。 2.秒、分为00～59六十进制计数器。 3. 时为00～23二十四进制计数器。 4. 周显示从1～日为七进制计数器。 5. 可手动校时：能分别进行秒、分、时、日的校时。只要将开关置于手动位置，可分别对
秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。 6. 整点报时。整点报时电路要求在每个整点前呜叫五次低音（500Hz ），整点时再呜叫一次高音（1000Hz ）。 三、可选用器材 1. 通用实验底板 2. 直流稳压电源 3. 集成电路：CD4060、74LS74、74LS161、74LS248及门电路 4. 晶振：32768 Hz 5. 电容：100μF/16V 、22pF 、3～22pF 之间 6. 电阻：200Ω、10K Ω、22M Ω 7. 电位器：Ω或Ω 8. 数显：共阴显示器LC5011-11 9. 开关：单次按键 10. 三极管：8050 11. 喇叭：1 W /4，8Ω 四、设计方案提示 根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。 1. 秒脉冲发生器 脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲。如晶振为32768 Hz ，通过15次二分频后可获得1Hz 的脉冲输出，电路图如图所示。 74LS74 1Hz 图 秒脉冲发生器
数字钟设计 一、设计目的 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解面包板结构及其接线方法。 4. 了解数字钟的组成及工作原理。 5. 熟悉数字钟的设计与制作。 二、设计要求 1．设计指标 时间以24小时为一个周期； 显示时、分、秒； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
2．设计要求 画出电路原理图（或仿真电路图）； 元器件及参数选择； 电路仿真与调试； PCB文件生成与打印输出。 3．制作要求自行装配和调试，并能发现问题和解决问题。 4．编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 三、设计原理及其框图 1．数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3-1所示为数字钟的一般构成框图。 图3-1 数字钟的组成框图
⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 ⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 ⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。
EDA数字钟设计报告 姓名： xxx 学号：xxxxxxx 专业：电子与通信工程 日期：2014-11-7 江苏科技大学电信院 2014-11-7
1 引言 数字钟通过数字电路技术实现时、分、秒计时，与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，本次电子线路课程设计是在vhdl基础上设计并制作一个可以调控的数字钟。 1．1 实验目的与要求 1.1.1 实验目的 （1）掌握GW48PK2++实验系统的基本用法以及vhdl语言的使用： （2）巩固元件例化、元件调用的基本方法，以及数码管、按键扫描的相关 知识。 1.1.2实验要求 （1）采用元件例化、元件调用实现整体设计； （2）利用按键进行调时； （3）能在实验箱进行仿真验证。 2 系统设计 2.1 原理图设计 数字钟原理图，如图1 图1 数字钟原理图 如图1所示，该系统主要包含六个模块，分为分频器、计数以及显示模块三 大部分，另有按键进行时间控制。
2.2 各模块设计 2.2.1分频器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port(clk0:in std_logic; clk_1Hz,clk_1kHz:out std_logic); end entity; architecture one of div is signal q1Hz:integer range 0 to 10000000-1 ; signal q1kHz:integer range 0 to 10000-1 ; begin process(clk0) begin if clk0'event and clk0='1'then if q1Hz<5000000-1 then clk_1Hz<='0';q1Hz<=q1Hz+1; elsif q1Hz=10000000-1 then q1Hz<=0; else clk_1Hz<='1';q1Hz<=q1Hz+1; end if; if q1kHz<5000-1 then clk_1kHz<='0';q1kHz<=q1kHz+1; elsif q1kHz=10000-1 then q1kHz<=0; else clk_1kHz<='1';q1kHz<=q1kHz+1; end if; end if; end process; end; 该模块将10MHz的时钟进行分频，产生1S和1mS的信号传递给计数与显示
东北大学 课程设计报告 课程设计名称:数字电子技术课程设计 专题题目： 指导教师： 学生姓名：学号： 专业：计算机科学与技术班级： 设计日期: 2017 年7 月 3 日~ 2017 年7 月7日
目录 摘要 (3) Abstract (3) 第1章概述 (4) 1.1设计思路 (4) 1.2主要内容 (4) 第2章课程设计任务及要求 (5) 2.1 设计任务 (5) 2.2 设计要求 (5) 第3章系统设计 (6) 3.1 方案论证 (6) 3.2 系统设计 (6) 3.2.1 结构框图及说明 (6) 3.2.2 系统原理图及工作原理 (7) 3.3单元电路设计 (8) 3.3.1数字时钟秒脉冲信号的设计 (8) 3.3.2器件分析 (8) 3.3.3 计数器设计 (9) 3.3.4 计时电路设计 (11) 3.3.5 数字时钟电路设计 (12) 3.3.6 校时电路 (12) 3.3.7 整点报时 (13) 3.3.8 闹钟电路 (14) 第4章仿真调试 (16) 4.1时钟显示 (17) 4.1.1 时钟显示完整的00:00:00 (17) 4.1.2 时钟完整显示01:00:00 (17) 4.1.3 时钟完整显示23:59:59 (18) 4.1.4 仿真开关校准“秒”电路 (18) 4.1.5 仿真开关校准“分”电路 (19) 4.1.6 仿真开关校准“时”电路 (19) 4.2 整点报时 (20) 4.2.1 07:59:50—07:59:59报时 (20) 4.3 闹钟电路 (21) 4.3.1 7:59:00闹钟设定 (21) 第5章结论 (22) 第6章利用Multisim14.0仿真软件设计体会 (23) 参考文献 (23) 第7章收获、体会和建议 (24)
沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：12小时数字钟电路设计与实现 院（系）：计算机学院 专业：计算机科学与技术 班级：34010104 学号：2013040101164 姓名： 指导教师：胡光元 完成日期：2016 年 1月 13 日
沈阳航空航天大学课程设计报告 目录 第1章总体设计方案 (2) 1.1设计原理 (2) 1.2设计思路 (2) 1.3设计环境 (2) 第2章详细设计方案 (2) 2.1算法与程序的设计与实现 (3) 2.2流程图的设计与实现 (4) 第3章程序调试与结果测试 (7) 3.1程序调试 (7) 列举出调试过程中存在的问题 (7) 3.2程序测试及结果分析 (7) 参考文献 (9) 附录（源代码） (10)
第1章总体设计方案 1.1设计原理 通过Verilog语言，编写12小时数字钟电路设计与实现的Verilog程序，一般的做法是底层文件用verilog写代码表示，顶层用写的代码生成的原理图文件链接组成，最后在加上输入输出端口。采用自上而下的方法，顶层设计采用原理图设计输入的方式。 1.2设计思路 1.实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。 2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。 1.3设计环境 （1）硬件环境 ?伟福COP2000型计算机组成原理实验仪 COP2000计算机组成原理实验系统由……… ?COP2000集成调试软件 COP2000集成开发环境是为…………. （2）EDA环境 ?Xilinx foundation f3.1设计软件 Xilinx foundation f3.1是Xilinx公司的可编程期间………….
数字计时器设计 一、实验目的 1、掌握常见集成电路的工作原理和使用方法。 2、学会单元电路的设计调试方法。 3、掌握QuartusII软件的基本使用方法及会用其设计调试数字计时器。 二、实验设计要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、系统有保持、清零、校时、校分功能； 4、使时钟具有整点报时功能（当时钟计到59'53"时开始计时，分别在 59'53",59'55",59'57"报时频率500Hz，在59'59"报时频率1000Hz）； 5、闹表设定功能。 三、整体电路的工作原理 原理框图： 脉冲产生电路将硬件上的48MHz脉冲依次分频使其产生1Hz脉冲，输入计时器电路，计时器电路时分秒对应的模24、模60、模60计数器采用同步触发方式实现00:00:00~ 23:59:59计时。
校时校分电路通过校时、校分开关的切换来改变计时器电路时分秒对应的模24、模60、模60计数器CLK 端输入脉冲及使能端的设置实现。 保持电路通过使计时器三个计数器使能端置0的方法来实现。 清零电路通过使计时器三个计数器清零端置0的方法来实现。 整点报时电路通过脉冲产生电路的分频及若干门电路组合实现。 闹表： 先设计一48选24的译码选择电路对计时器电路与闹钟定时电路的输出进行选择，界面显示切换通过设置一开关对译码选择电路的控制实现。 定时定分电路设计原理与上校时校分电路一致。 闹铃的设置是先通过一比较电路判断此时计时器电路的时分与闹钟定时电路是否一致来判断是否响铃，铃声是通过数据选择器及若干门电路来对响铃频率的设定。 最后设置一闹铃开关来实现闹表的开关。 四、各子模块设计原理及仿真波形 1、脉冲发生电路（分频电路） 原理图见附表1 用到了四分频、六分频、八分频和一千分频电路，下面以六分频和一千分频为列说明： A 、六分频电路： 它是应用了三个JK 触发器构成的T 触发器，[1][2][1][0]t q q q =+ [2][2][1][0][1]t q q q q =+ [2][1][0]q q q 依次循环输出：000 001 010 101 110 111；从而输出[2]q 就是将clk 六 分频，且脉宽仍为50% 仿真波形：
吉首大学 数字时钟的设计与仿真
目录 1.设计要求 2.总电路图及工作原理 3.电路组成介绍 3.1脉冲形成电路 3.2分频电路 3.3 60进制计数器及显示电路3.４ 12进制计数器及显示电路3．5 时间设置电路 4. 电路的测试 5.分析与评价 附录：元器件清单
1.设计要求 本次设计任务是要求用Multisｉm12．0软件设计一个数字时钟电路，即用数字显示出时间结果。设计要求如下: (a)以数字形式显示时、分、秒。 （b）小时计时采用１2进制的计时方式,分、秒采用60进制的计时方式。 (ｃ)要求能够对时钟进行时间设置。 ２. 总电路图及工作原理 数字时钟的总电路图如下所示: 数字时钟工作原理：数字时钟电路由５55振荡发生器、分频器、两个60进制分秒计数器、一个１2进制小时计数器以及6个数字显示器组成。电路工作时由555振荡器产生频率为100０ＨZ的脉冲，经由三个74LS90Ｄ构成的千分频的分频器得到频率为1ＨＺ的脉冲,脉冲输入计数电路(分秒由60进制计数电路计数，小时由１2进制计数电路计数），然后将相应数字显示到数字显示器上即所要显示的时间。另外,时钟的时间设置可以通过三个与单刀双掷开关相连的时钟信号发生器来实现。
电路的设计流程图如下所示 3．电路组成介绍 3.1 脉冲形成电路 脉冲形成电路为５5５计时器组成的振荡电路。考虑到时钟对精度要求较高,故在时钟电路中由555振荡电路产生频率为1KHz的脉冲信号，然后经过千分频的分频器分频产生1Hz脉冲。555振荡器的参数确定:T＝0.7（R1+R2)C＝1mｓ,ｆ=１/t＝1KHZ,故可令R1=1kΩ，Ｒ２=1０ＫΩ，C=0．1uＦ。(以上设置在实际仿真的时候速度过慢,故在实际仿真中): 脉冲形成电路如下所示