晶振和电容的匹配 https://www.doczj.com/doc/3312007008.html,/spec_pages/PNDescrpt/Load_Cap.htm 晶振 等效 于 电感/电容/内阻
使用 VCXO (压控晶体振荡器)作为时钟(CLK)发生器 测量时可接出一段锡丝，锡丝上紧密缠绕十多匝线，形成天线感应，再用 counter 频率计用探头（可用示波器探头）测量。
其中 两个电容 C1、C2 通过地串联又与晶振并联，并与其他杂散电容并联。 一般选择 C1、C2 值要比其他杂散电容高 8~10 倍，来减少杂散电容影响。 一般 IC 引脚约 2~3pF，杂散电容 2~3pF Co(晶振内部电容)3~5pF 所有 Cl=C1 串 C2+IC+杂散+Co 即 Load capacitance :Cl 值
fS = (Series) frequency =
I2C BUS 很常用, 也常出问题, 所以我们通常要用 DIGITAL SCOPE 来观察它在出 状况前和出状况时的波形有无异样. 什么样的波形才算正确呢? 1) rise time 2) fall time 3) ack voltage 4) start condition 5) stop condition 6) 读的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 7) 写的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 8) repeated start condition 9) 9 个 CLK 的间隔必须一样吗?
如何选用 Voltage Regulator? 似乎很简单, 提几个问题让大家考虑一下. 1)输出电流需要多大? 2)Dropout(压降)多大? 3)功耗多大? 4)采用哪一种 PAKAGE? 5)站立式的,要加 HEATSINK 吗? 多大的 HEATSINK 才够? 6)贴片式的, 要多大的铜片才够上热?
7)PCB 所能承受的最高温度是多少? 8)如输入电压太高, REGULATOR 两端的压降太大而引起过热, 如何解决? 9) 多大的电流要求多宽的 COPPER TRACK? 10) 多大的电流要求多大的过孔?
The table below gives rough guidelines of how wide to make a trace for a given amount of current. Trace Width [inches] 0.010 0.015 0.020 0.025 0.050 0.100 0.150 Trace Width [mm] 0.254 0.381 0.508 0.635 1.27 2.54 3.81 Current [A] 0.3 0.4 0.7 1.0 2.0 4.0 6.0
Here is what I have used for years to calculate the current carrying capacity of a plated-thru hole. Find the circumference of the hole by multiplying the diameter x 3.141 this will give you the equivalent 1 Oz. trace width that can be used to find the current carrying capacity from the tables in IPC-D-275. Remember the copper in the hole is always 1 Oz. 1) Φ0.5 (diameter = 0.5mm) via Circumference of via = 0.5x3.14 = 1.57 mm 2) Φ0.3 (diameter = 0.3mm) via Circumference of via = 0.3x3.14 = 0.942 mm
若用铜箔作为散热, 需要多大的面积? https://www.doczj.com/doc/3312007008.html,/Article/com/200511/791.html 1.系统要求: VOUT=5.0V；VIN(MAX)=9.0V；VIN(MIN)=5.6V；IOUT=700mA；运行周期=100%；T A=50℃ 根据上面的系统要求选择 750mA MIC2937A-5.0BU 稳压器，其参数为： VOUT=5V±2%(过热时的最坏情况) TJ MAX=125℃。采用 TO-263 封装，θJC=3℃/W； θCS≈0℃/W(直接焊接在电路板上)。 2.初步计算： VOUT(MIN)=5V-5×2%=4.9V PD=(VIN(MAX)-VOUT(MIN))+IOUT+(VIN(MAX)×I)=[9V-4.9V]×700mA+(9V×15mA) =3W 温度上升的最大值, ΔT=TJ(MAX)-TA = 125℃-50℃=75℃；热阻 θJA(最坏情 况):ΔT/PD=75℃/3.0W=25℃/W。 散热器的热阻, θSA=θJA-(θJC+θCS)；θSA=25-(3+0)=22℃/W(最大)。 3.决定散热器物理尺寸： 采用一个方形、单面、水平具有阻焊层的铜箔散热层与一个有黑色油性涂料覆盖 的散热铜箔，并采用 1.3 米/秒的空气散热的方案相比较，后者的散热效果最好。
采用实线方案，保守设计需要 5,000mm2 的散热铜箔，即 71mm×71mm(每边长 2. 8 英寸)的正方形。 4.采用 SO-8 和 SOT-223 封装的散热要求： 在下面的条件下计算散热面积大小：VOUT=5.0V；VIN(MAX)=14V；VIN(MIN)=5.6 V；IOUT=150mA；占空比=100%；TA=50℃。在允许的条件下，电路板生产设备更 容易处理双列式 SO-8 封装的器件。SO-8 能满足这个要求吗？采用 MIC2951-03B M(SO-8 封装)，可以得到以下参数： TJ MAX=125℃；θJC≈100℃/W。 5.计算采用 SO-8 封装的参数： PD=[14V-5V]×150mA+(14V×8mA)=1.46W； 升高的温度=125℃-50℃=75℃； 热阻 θJA(最坏的情况):
ΔT/PD=75℃/1.46W=51.3℃/W； θSA=51-100=-49℃/W(最大)。 显然，在没有致冷条件下，SO-8 不能满足设计要求。考虑采用 SOT-223 封装的 M IC5201-5.0BS 调压器，该封装比 SO-8 小，但其三个引脚具有很好的散热效果。 选用 MIC5201-3.3BS，其相关参数如下： TJ MAX=125℃ SOT-223 的热阻 θJC=15℃/W θCS=0 ℃/W(直接焊在线路板上的) 。 6.计算采用 SOT-223 封装的结果: PD=[14V-4.9V]×150mA+(14V×1.5mA)=1.4W 上升温度=125℃-50℃=75℃； 热阻 θJA(最坏的情况): ΔT/PD=75℃/1.4W=54℃/W； θSA=54-15=39℃/W(最大)。根据以上的数据，参考图 1，采用 1,400 mm2 的散 热铜箔(边长 1.5 英寸的正方形)可以满足设计要求。 以上的设计结果可以作为粗略的参考，实际设计中需要了解电路板的热特性，得 出更准确、满足实际设计的结果。
25. 新手应注意的问题 新手因为缺乏经验,在设计电路时考虑不周, 常常要等到装完样机之后, 才知道 电路不能工作, 要加电路, 要改板, 即浪费金钱, 又拖延时间. 每个 IC, 每个方案都有参考设计, 但我们大多时候没办法全部照抄, 而是要把 它们拼在一起, 实现我们所需要的功能, 所以 INTERFACE 的设计尤其重要. 常犯哪些错误? 要做哪些准备工作? 如何避免?
1) 在参考样机里测量你所要用的那一部分电路的输入或输出信号的电平. 从而 决定你所需要的那一部分电路的输入电阻或负载. 如 CVBS 是 1V, 2V, 0.7V?
2). LAYOUT, 元器件封装常犯错误. https://www.doczj.com/doc/3312007008.html,/forum/dispbbs.asp?boardID=3&ID=9682&page= 1 3) 3) 601 Interface 请注意以下几个问题: (1) Hsync 和 Vsync 的极性要求? (2) (3) Hsync 和 Vsync 的位置关系? Hsync 和 DATA 的位置关系?
(4) HSYNC 和 CLOCK 的位置关系? (5) VSYNC 和 CLOCK 的位置关系? (6) DATA 和 CLOCK 的位置关系? (7) CLCOK 的特性要求? (8) 在 H-BLANKING 里是些什么 DATA? (9) HSYNC 的宽度要求? (10) 两个 HSYNC 的间隔? (11) VSYNC 的宽度要求? (12) 两个 VSYNC 的间隔?
开发人员的几个常疏忽的问题点 开发人员的几个常疏忽的问题点 我的工作主要是主导新产品试产，在实际的工作中，经常出现因为 RD 人员的设
计“疏忽”导致试产失败。这个疏忽要加上引号，是因为这并不是真正的粗心造成的 ，而是对生产工艺的不熟悉而导致的。为了避免各位做 RD 的朋友出现同样的错误， 或为了更好的完成试产我对一些常见的问题点做一些总结，希望能对大家有所帮助 。 1、IC 封装的选择。现在电子产品都在向环保的无铅发展，欧洲 2006 年 7 月 1 日 就要实现全部无铅化，，现在正处于有铅向无铅的过渡期。因此，元器件厂商提供 的元器件也出现无铅与有铅两种规格，有的厂商甚至已经停止了有铅元器件的生产 。 问题点就在于这有铅和无铅两种元器件的选择上，当一个产品设计完成后，RD 人员需要对具体元器件进行确认，请在确认前要做出该产品采用无铅工艺还是有铅 工艺的选择。如果没有一个具体的确定，在选料时不注意这个问题，原料中出现有 铅元件与无铅元件同时使用，就会导致 SMT 工艺的困难。 无铅元件的回流峰值温度在 255 度，有铅元件的回流峰值温度最高不超过 235 度 ，如果混用两种材料，那么必然会导致 1、有铅元件被高温损坏。2、无铅元件，特 别是 BGA 封装的元件，所附锡球未达到熔点，易导致虚焊或抗疲劳度下降。所以在 确定元器件的时候一定要首先确认元器件是有铅的还是无铅的，同时如果元器件选 择无铅，那么 PCB 板也要做相应选择，一个方面配合无铅工艺，让无铅锡膏的焊接 性得到加强，另一方面应用于有铅制程的 PCB 板也无法承受过高的温度，易造成板 翘等不良现象。 2、元件焊盘与 PCB 上焊盘大小不符。因为种种原因，如元器件供应商提供的样 品与实际有差异(批次不同，可能样品比较旧)，或者在 layout 的时候载入的元件 库被他人修改过等等，最后出现元件焊盘与 PCB 上焊盘大小不符。所以在每次最终 投产前需要再仔细确认一遍。
3、元件误差过大导致性能不达标。这些问题主要出现在电容、电阻和电感这 些小器件上。我曾经遇到过一个产品，有百分之二十的不良率。开始都判定是 IC 来 料不良导致，但是将判定为不良的 IC 换装到其他同样需要这个 IC 的产品上，结果 测试正常，再找原因最后发现是因为一颗电容的误差标准较大，没有达到设计需要 的小误差的要求，从而导致测试值在临界点上，最终生产测试时过时不过，浪费了 大量时间和人力。 4、layout 设计没有考虑 SMT 机器贴片精度。这个问题出要表现在元器件之间 间距过小，，但是 SMT 贴片机有一个最小精度，如果小于这个最小精度，将会导致 元器件碰飞。 5、没有考虑邮票孔位置。通常做 PCB 板会将 3～4 块单独的 PCB 板做成一个连板 来提高 SMT 的工作效率，这样在 SMT 加工完成后需要割板。但是 layout 人员做完设 计交付 PCB 板厂商后就没有考虑连板上单板与单板之间的连接位置，经常会出现连 接位置就在元器件边上，而元器件设计的又紧靠 PCB 板的边缘，这样将会有割板时 导致将元器件碰坏的隐患。所以 layout 设计时还必须考虑邮票孔位置。 6、layout 时对 BGA 封装元件周围未加丝印框，不方便 SMT 目检。 希望以上几点能够帮助各位 RD 朋友少走弯路，缩短新产品上市时间。
什么是晶振的负载电容？（ZT） 晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑i c输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。 晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（P CB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF 各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数P F 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. 设计考虑事项： 1.使晶振、外部电容器（如果有）与IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对EMC、E SD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。 2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。 3.当心晶振和地的走线 4.将晶振外壳接地 如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪. 当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.
负载电容（请参阅数据表中的具体说明） 注：有效负载电容 晶振制造商通常会在晶振的数据表中定义有效负载电容。从电子学角度来说，电容器以串行方式连接到引脚XIN 与XOUT上，这时有效负载电容为： C(eff) = {C(XIN) ? C(XOUT)}/{C(XIN) + C(XOUT)} 因此，晶振的数据表中规定12pF的有效负载电容要求在每个引脚XIN 与XOUT上具有22pF（2 * 12pF = 24pF = 22pF + 2pF 寄生电容）。MSP430x1xx 与MSP430x3xx 系列为32kHz振荡器提供了约12pF的固定集成负载电容器，并且无需任何其它外部负载电容器即可支持需要6pF有效负载电容的晶振。高频率XTAL 振荡器无内置负载电容器。MSP430x4xx 系列为低频率与高频率模式下的LFXT1 振荡器提供了软件可选的集成负载电容器。该器件数据表中提供了可选值。XT2 振荡器没有任何内置负载电容器。 ESR 为了确保振荡器操作稳定，MSP430x1xx 与MSP430x3xx 系列均需要ESR < 50kOhm的32kHz晶振。MSP430x4xx 系列的低功耗振荡器需要ESR < 100kOhm的32kHz 晶振。高频率晶振的建议ESR 值是<= 40Ohms（频率为8MHz时）。与建议的最大值相比，ESR 的值越低，振荡器启动性能与稳定性也越好。 设计考虑事项： 使晶振、外部电容器（如果有）与MSP430 之间的信号线尽可能保持最短。当非常低的电流通过MSP430晶振振荡器时，如果线路太长，会使它对EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。 如果MSP430在插座中：请注意插座会给振荡器增加寄生电容。 尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。 当心晶振和地的走线 将晶振外壳接地 当VCC < 2.5 V 时，MSP430x1xx 的LFXT1 振荡器要求在LF模式下使用从XOUT 到VSS 的5.1MOhm 电阻器。 一般电容的计算公式是： 两边电容为Cg,Cd, 负载电容为Cl cl=cg*cd/(cg+cd)+a 就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF
滤波电容起平滑电压的作用；容值大小与输入桥式整流的输入电压无关；一般是越大越好。但要明白它取值的原理：滤波电容的取值与后级电路的突变电流有关。 打个比方：电容就好比一个水桶，输入往这个水桶中倒水，输出（后级电路）从这个水桶中抽水。如果恒定的抽水，只要倒入的水量大于抽水量，那么水桶将永远是满的，所以这个水桶可以不需要（当然这是理想情况）。假如某时刻需要抽出大量的水，大于输入的量，你会怎么办？ 你可以准备一个较大的水桶，在这个时刻到来之前，将这个水桶的水灌满；等到了抽水的时刻，水桶中已经有足够的水抽取，就不会出现缺水的情况。 滤波电容就好比这个较大的水桶! 至于它的具体值，你将后级电路的突变电流与电容充、放电系数联系起来考虑，相信你能领悟出合适的计算方法。 滤波电容的作用和大小是怎样的? 一般情况下，电解电容的作用是过滤掉电流中的低频信号，但即使是低频信号，其频率也分为了好几个数量级。因此为了适合在不同频率下使用，电解电容也分为高频电容和低频电容（这里的高频是相对而言）。 低频滤波电容主要用于市电滤波或变压器整流后的滤波，其工作频率与市电一致为50Hz；而高频滤波电容主要工作在开关电源整流后的滤波，其工作频率为几千Hz到几万Hz。当我们将低频滤波电容用于高频电路时，由于低频滤波电容高频特性不好，它在高频充放电时内阻较大，等效电感较高。因此在使用中会因电解液的频繁极化而产生较大的热量。而较高的温度将使电容内部的电解液气化，电容内压力升高，最终导致电容的鼓包和爆裂 滤波电容在电路中作用 滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。 旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。 容的容抗为1/ωC欧姆（类似电阻，如果是非电类大学以上学历就把它当作电容器的电阻看吧），ω为角频率，ω=2πf，f为频率。容抗与自身容量C和频率ω（或者说f）有关，当C一定时，频率越高，容抗越小，对电流的阻碍作用就越小；频率越低，容抗越大。……人们所说的“电容通高频阻低频，通交流阻直流”是在不同情况下说的，也可以说是在不同容量C的情况下说的，都是正确的。 到此就不必再多说了吧，分析1/ωC就行了。 电路中的电容滤波问题解析
晶振的作用与原理 每个单片机系统里都有晶振，全程是叫晶体震荡器，在单片机系统里晶振的作用非常大，他结合单片机内部的电路，产生单片机所必须的时钟频率，单片机的一切指令的执行都是建立在这个基础上的，晶振的提供的时钟频率越高，那单片机的运行速度也就越快。 晶振用一种能把电能和机械能相互转化的晶体在共振的状态下工作，以提供稳定，精确的单频振荡。在通常工作条件下，普通的晶振频率绝对精度可达百万分之五十。高级的精度更高。有些晶振还可以由外加电压在一定范围内调整频率，称为压控振荡器（VCO）。 晶振的作用是为系统提供基本的时钟信号。通常一个系统共用一个晶振，便于各部分保持同步。有些通讯系统的基频和射频使用不同的晶振，而通过电子调整频率的方法保持同步。 晶振通常与锁相环电路配合使用，以提供系统所需的时钟频率。如果不同子系统需要不同频率的时钟信号，可以用与同一个晶振相连的不同锁相环来提供。 下面我就具体的介绍一下晶振的作用以及原理，晶振一般采用如图1a的电容三端式(考毕兹) 交流等效振荡电路；实际的晶振交流等效电路如图1b，其中Cv是用来调节振荡频率，一般用变容二极管加
上不同的反偏电压来实现，这也是压控作用的机理；把晶体的等效电路代替晶体后如图1c。其中Co，C1，L1，RR是晶体的等效电路。 分析整个振荡槽路可知，利用Cv来改变频率是有限的：决定振荡频率的整个槽路电容C=Cbe,Cce,Cv三个电容串联后和Co并联再和C1串联。可以看出：C1越小，Co越大，Cv变化时对整个槽路电容的作用就越小。因而能“压控”的频率范围也越小。实际上，由于C1很小(1E-15量级)，Co不能忽略(1E-12量级，几PF)。所以，Cv变大时，降低槽路频率的作用越来越小，Cv变小时，升高槽路频率的作用却越来越大。这一方面引起压控特性的非线性，压控范围越大，非线性就越厉害；另一方面，分给振荡的反馈电压(Cbe上的电压)却越来越小，最后导致停振。通过晶振的原理图你应该大致了解了晶振的作用以及工作过程了吧。采用泛音次数越高的晶振，其等效电容C1就越小；因此频率的变化范围也就越小。 微控制器的时钟源可以分为两类：基于机械谐振器件的时钟源，如晶振、陶瓷谐振槽路；RC（电阻、电容）振荡器。一种是皮尔斯振荡器配置，适用于晶振和陶瓷谐振槽路。另一种为简单的分立RC振荡器。 用万用表测量晶体振荡器是否工作的方法：测量两个引脚电压是否是芯片工作电压的一半，比如工作电压是51单片机的+5V则是否
晶振电容设计的基本原则： 晶振两脚上的各种电容的等效电容等于晶振的负载电容，此时晶振的振动频率最准确。晶振的负载电容可以在厂商提供的规格书上找到，每种晶振的负载电容都可能不一样。晶振两脚上的各种电容包括：PCB走线上的电容，IC内部的电容等Crystal 基本參量以及計算公式： L1Crystal 内部串連電感C1Crystal 内部串連電容R1Crystal 内部串連電阻C0Crystal 内部並聯電容CL Crystal 外部並聯負載電容fs Crystal 内部串聯諧振頻率fp Crystal 内部並聯諧振頻率fL Crystal 外加CL 後諧振頻率Cstray 雜散電容P Drive Level Gain(pk)Crystal 與IC 閉環增益gm IC 內的互導放大係數 (1) Crystal 内部等效電路：(2) Crystal 内部阻抗與頻率特性曲綫： (3) 對於每一個Crystal 來講：有兩個頻率，一個是fs(串連諧振頻率) 另一個是fp(並連諧振頻率） Fs 可以通過以下公式計算： Fp 可以通過以下公式計算： (4) 雜散電容的計算：（一般包括Trace 線的，pad 之間的，pin 之間的） a(mil)Trace 線寬b(mil)Trace 線長 d(mil)Trace 到 ground 之間距離ε(PF/mil)單位線長的電容值Cpcb(pF) a×b×ε/d,
(5) IC 内部电容的计算： (6) 實際應用中，我們需要外加CL 來調整頻率來達到我們所需要的頻率值，同時我們還要需要了解Crystal 的頻率 所提供給的IC Spec 中的所建議使用的CL 值，而且我們還必須考慮電路中的雜散電容，CL 我們可以通過公式計算所得； CL 可以通過理論公式計算得出：FL 可以通過理論公式計算得出： (7) 在實際應用中，我們還需考慮一個重要的問題就是IC 的Drive Level,因此我們需要計算Crystal 震蕩 回路中的消耗功率，不能大於IC的Drive level 極限值 (8) 起振條件： Crystal （參考模型1） 實際中我們可以將Crystal 與其負載電容等效為一個增益為-1的倒相器 L R I P 2=
电感的阻抗与频率成正比,电容的阻抗与频率成反比.所以,电感可以阻扼高频通过,电容可以阻扼低频通过.二者适当组合,就可过滤各种频率信号.如在整流电路中,将电容并在负载上或将电感串联在负载上,可滤去交流纹波.。电容滤波属电压滤波，是直接储存脉动电压来平滑输出电压，输出电压高，接近交流电压峰值；适用于小电流，电流越小滤波效果越好。电感滤波属电流滤波，是靠通过电流产生电磁感应来平滑输出电流，输出电压低，低于交流电压有效值；适用于大电流，电流越大滤波效果越好。电容和电感的很多特性是恰恰相反的。 一般情况下，电解电容的作用是过滤掉电流中的低频信号，但即使是低频信号，其频率也分为了好几个数量级。因此为了适合在不同频率下使用，电解电容也分为高频电容和低频电容（这里的高频是相对而言）。 低频滤波电容主要用于市电滤波或变压器整流后的滤波，其工作频率与市电一致为50Hz；而高频滤波电容主要工作在开关电源整流后的滤波，其工作频率为几千Hz到几万Hz。当我们将低频滤波电容用于高频电路时，由于低频滤波电容高频特性不好，它在高频充放电时内阻较大，等效电感较高。因此在使用中会因电解液的频繁极化而产生较大的热量。而较高的温度将使电容内部的电解液气化，电容内压力升高，最终导致电容的鼓包和爆裂。 电源滤波电容的大小，平时做设计，前级用4.7u,用于滤低频，二级用0.1u，用于滤高频，4.7uF的电容作用是减小输出脉动和低频干扰，0.1uF的电容应该是减小由于负载电流瞬时变化引起的高频干扰。一般前面那个越大越好，两个电容值相差大概100倍左右。电源滤波，开关电源，要看你的ESR(电容的等效串联电阻)有多大，而高频电容的选择最好在其自谐振频率上。大电容是防止浪涌，机理就好比大水库防洪能力更强一样；小电容滤高频干扰，任何器件都可以等效成一个电阻、电感、电容的串并联电路，也就有了自谐振，只有在这个自谐振频率上，等效电阻最小，所以滤波最好！ 电容的等效模型为一电感Ｌ，一电阻Ｒ和电容Ｃ的串联， 电感Ｌ为电容引线所至，电阻Ｒ代表电容的有功功率损耗，电容Ｃ． 因而可等效为串联ＬＣ回路求其谐振频率，串联谐振的条件为WL=1/WC,W=2*PI*f,从而得到此式子f=1/(2pi*LC)．，串联ＬＣ回路中心频率处电抗最小表现为纯电阻，所以中心频率处起到滤波效果．引线电感的大小因其粗细长短而不同，接地电容的电感一般是１ＭＭ为10nＨ左右，取决于需要接地的频率。 采用电容滤波设计需要考虑参数： ESR ESL 耐压值 谐振频率
晶振的匹配电容选择 WEIHUA system office room 【WEIHUA 16H-WEIHUA WEIHUA8Q8-
匹配电容是指晶振要正常震荡所需要的电容，一外接电容是为了使晶振两端的等效电容等于或接近于负载电容（晶体的负载电容是已知的，在出厂的时候已经定下来了，一般是几十PF，）。应用时一般在给出负载电容值附近调整可以得到精确频率，此电容的大小主要影响负载谐振频率，一般情况下，增大电容会使振荡频率下降，而减小电容会使振荡频率升高， 晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C] 式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容，一般情况下，Cd、Cg取相同的值并联后等于负载电容是可以满足振荡条件的, 在许可的范围内Cd和Ｃg的值越小越好，电容值偏大会虽然有利于震荡的稳定，但是电容过大会增加起振的时间。如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。 在电路中输出端和输入端之间接了一个大的电阻，这是由于连接晶振的芯片端内部是一个线性运算放大器，将输入进行反向180度输出，晶振处的负载电容电阻组成的网络提供另外180度的相移，整个环路的相移360度，满足振荡的相位条件，同时还要求闭环增益大于等于1，晶体才正常工作。晶振输入输出连接的电阻作用是产生负反馈，保证放大器工作在高增益的线性区，一般在M欧级，输出端的电阻与负载电容组成网络，提供180度相移，同时起到限流的作用，防止反向器输出对晶振过驱动，损坏晶振，有的晶振不需要是因为把这个电阻已经集成到了晶振里面。 设计是注意事项： 1.使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容； 2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置； 3.当心晶振和地的走线； 4.将晶振外壳接地。
PCB制版中电容的选择技巧 印制板中有接触器、继电器、按钮等元件时．操作它们时均会产生较大火花放电，必须采用RC吸收电路来吸收放电电流。一般R取1~2kΩ，C取2.2~4.7μF，一般的10PF左右的电容用来滤除高频的干扰信号,0.1UF左右的用来滤除低频的纹波干扰,还 可以起到稳压的作用。 滤波电容具体选择什么容值要取决于你PCB上主要的工作频率和可能对系统造成影响的谐波频率，可以查一下相关厂商的电容资料或者参考厂商提供的资料库软件，根据具体的需要选择。至于个数就不一定了，看你的具体需要了，多加一两个也挺好的，暂时没用的可以先不贴，根据实际的调试情况再选择容值。如果你PCB上主要工作频率比较低的话，加两个电容就可以了，一个虑除纹波，一个虑除高频信号。如果会出现比较大的瞬时电流，建议再加一个比较大的钽电容。 其实滤波应该也包含两个方面，也就是各位所说的大容值和小容值的，就是去耦和旁路。原理我就不说了，实用点的，一般数字电路去耦0.1uF即可，用于10M 以下；20M以上用1到10个uF，去除高频噪声好些，大概按C=1/f。旁路一般就比较的小了，一般根据谐振频率一般为0.1或0.01uF。
说到电容，各种各样的叫法就会让人头晕目眩，旁路电容，去耦电容，滤波电容等等，其实无论如何称呼，它的原理都是一样的，即利用对交流信号呈现低阻抗的特性，这一点可以通过电容的等效阻抗公式看出来：Xcap=1/2лfC，工作频率越高，电容值越大则电容的阻抗越小.。在电路中，如果电容起的主要作用是给交流信号提供低阻抗的通路，就称为旁路电容；如果主要是为了增加电源和地的交流耦合，减少交流信号对电源的影响，就可以称为去耦电容；如果用于滤波电路中，那么又可以称为滤波电容；除此以外，对于直流电压，电容器还可作为电路储能，利用冲放电起到电池的作用。而实际情况中，往往电容的作用是多方面的，我们大可不必花太多的心思考虑如何定义。本文里，我们统一把这些应用于高速PCB设计中的电容都称为旁路电容. 电容的本质是通交流，隔直流，理论上说电源滤波用电容越大越好。 但由于引线和PCB布线原因，实际上电容是电感和电容的并联电路，（还有电容本身的电阻，有时也不可忽略） 这就引入了谐振频率的概念：ω=1/(LC)1/2 在谐振频率以下电容呈容性，谐振频率以上电容呈感性。因而一般大电容滤低频波，小电容滤高频波。 这也能解释为什么同样容值的STM封装的电容滤波频率比DIP封装更高。 至于到底用多大的电容，这是一个参考
从模块24M 晶振 （SMD3225-24MHz -7pF ）电容匹配测试报告 图 1.1 24M 晶振原理图 1测试PCB 板寄生电容 如上图1.1，图中C1与C2为匹配电容，C3为测试使用表笔（5.6pf ）。通过频率计测试电路频率偏移，结合晶振T/S 值（T/S 值按20ppm/pf 计算），可计算出PCB 寄生电容。使用频率计测试晶振电路频偏为-25.6ppm ，如下图1.2所示。 图 1.2 频率偏移 频偏-25.6ppm 换算成电容为1.28pf 。加入表笔后的频率影响，总电容为： pf C 14.52.8//2.86.5=+=）（总 根据公式： L C C C C +=+总频偏寄生 有： 1.28pf 7pf 14.5+=+寄生C pf 可算出寄生电容C 寄生:
pf 14.3=寄生C 2.根据寄生电容值进行匹配方案设计 使用的晶振为24.000MHz,CL=7pf 。根据C 寄生的取值，能够优化出以下几个备选方案： 表 1不同匹配电容的备选方案 可见方案B 串联后容值匹配效果较好。 已知匹配电容C1=C2=8.2pf ，表笔电容5.6pf ，晶振的T/S=20ppm/pf ，接下来可计算出实际的频率偏移。 使用表笔（5.6pf ）测试出晶振电路频偏为-25.6ppm ，计算此时电路实配电容： 14.52 C 1C 2C 1C =++?+表笔表笔）（C C pf 同时，计算不加表笔时匹配电容： pf C C 1.42//1= 表笔令整个电路的匹配电容增加1.04pf ，即频偏增加了20.8ppm ，根据“电容容值越大，晶振电路频率越低”的原理，可得出电路未引入表笔时频偏为-4.8ppm 。 3. 测试方案B 的波形和特性阻抗。 图 1.3 方案B 芯片输入波形
电容器的基本特性是“通交流、隔直流”。所以在电路中可用作耦合、滤波、旁路、去耦…… 。电容器的容抗是随频率增高而下降；电感的感抗是随频率增高而增大。所以在电容、电感的串联或并联电路中，总会有一个频率下容抗与感抗的数值相等，这时就产生谐振现象。所以电容与电感可以用来制作滤波器(低通、高通、带通)、陷波器、均衡器等。用在振荡电路中，制作LC、RC振荡电路。滤波电容并接在整流后的电源上，用于补平脉冲直流的波形。 耦合电容连接在交流放大电路级与级之间作信号通路，因为放大电路的输入端和输出端都有直流工作点，采用电容耦合可隔断直流通过工作点，耦合电容其实就是起隔直作用，所以也叫隔直电容； 旁路电容作用与滤波电容相似，但旁路电容不是接在电源上，而是接在电子电路的某一工作点，用于滤去谐振或干扰产生的杂波； 滤波电容、感性负载供电线路上的补偿电容、LC谐振电路上的电容都是起储能作用。 如何选择电路中的电容 通常音频电路中包括滤波、耦合、旁路、分频等电容，如何在电路中更有效地选择使用各种不同类型的电容器对音响音质的改善具有较大的影响。1.滤波电容整流后由于滤波用的电容器容量较大，故必须使用电解电容。滤波电容用于功率放大器时，其值应为10000μF以上，用于前置放大器时，容量为1000μF左右即可。当电源滤波电路直接供给放大器工作时，其容量越大音质越好。但大容量的电容将使阻抗从10KHz附近开始上升。这时应采取几个稍小电通常音频电路中包括滤波、耦合、旁路、分频等电容，如何在电路中更有效地选择使用 各种不同类型的电容器对音响音质的改善具有较大的影响。 1.滤波电容 整流后由于滤波用的电容器容量较大，故必须使用电解电容。滤波电容用于功率放大器 时，其值应为10000μF 以上，用于前置放大器时，容量为1000μF 左右即可。 当电源滤波电路直接供给放大器工作时，其容量越大音质越好。但大容量的电容将使阻 抗从10KHz 附近开始上升。这时应采取几个稍小电容并联成大电容同时也应并联几个薄 膜电容，在大电容旁以抑制高频阻抗的上升，如下图所示。 图 1 滤波电路的并联 2.耦合电容 耦合电容的容量一般在0.1μF~ 1μF 之间，以使用云母、丙烯、陶瓷等损耗较小的 电容音质效果较好。 3.前置放大器、分频器等 前置放大器、音频控制器、分频器上使用的电容，其容量在100pF~0.1μF 之间，而扬 声器分频LC 网络一般采用1μF~ 数10μF 之间容量较大的电容，目前高档分频器中采 用CBB电容居多。 小容量时宜采用云母，苯乙烯电容。而LC 网络使用的电容，容量较大，应使用金属化 塑料薄膜或无极性电解电容器，其中无机性电解电容如采用非蚀刻式，则更能获取极佳 音质。 电容的基础知识 —————————————— 一、电容的分类和作用 电容(Ele ct ric ca pa ci ty)，由两个金属极，中间夹有绝缘材料（介质）构成。由于绝缘材料的不同，所构成的电容器的种类也有所不同： 按结构可分为：固定电容，可变电容，微调电容。 按介质材料可分为：气体介质电容，液体介质电容，无机固体介质电容，有机固体介质电容电解电容。 按极性分为：有极性电容和无极性电容。我们最常见到的就是电解电容。 电容在电路中具有隔断直流电，通过交流电的作用，因此常用于级间耦合、滤波、去耦、旁路及信号调谐 二、电容的符号
C1电容是IC生产中引入的，当芯片确定时这些数值就已经确定。△C是布局布线引入的电容。 每个晶振xtal都有要求的负载电容才能实现精确的震荡频率，由上图可知，由于IC以及布局布线，已经引入了C1和△C，其实还引入了其他寄生电容，比如Cic，但是这些寄生电容比较小，因此忽略不计。为了使内部集成电容C1和外部电容构成电容三点谐振电路，需要在外部OSCI与地之间接入一个外接电容C。一旦接入C2，则C1，C2，△C，xtal构成电容三点式谐振回路，此时C1，C2，△C需要满足xtal的负载电容要求，即C1*C2/(C1+C2)+△C要满足xtal的负载电容要求。当布局布线确定，电容△C已知，芯片确定，C1已知（在一个范围内，典型值25pf，最小15pf，最大35pf），xtal确定，需要的负载电容已知时，就可以计算出外接电容数值大小。 通常计算方法，忽略Cic，C1按典型值25pf，xtal采用32.768khz的TC38封装，需要的负载电容12.5pf左右，混入少量布线寄生电容（约3pf），这种情况下的外接电容C2一般在15pf左右。
图中CI,C2这两个电容就叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十皮法。它会影响到晶振的谐振频率和输 出幅度，一般订购晶振时候供货方会问你负载电容是多少。 晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C 式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf。因此，晶振的数据表中规定12pF的有效负载电容要求在每个引脚XIN 与XOUT上具有22pF（2 * 12pF = 24pF = 22pF + 2pF 寄生电容,定值贴片电容没有24pf，只有22pf）。两边电容为Cg,Cd,负载电容为Cl, cl=cg*cd/(cg+cd)+a ，a= Cic+△C(a的经验值是3.5-13.5pf) 就是说负载电容15pf的话，两边两个接27pf（定值贴片电容只有27pf，没有30pf）的差不多了，各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器。晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。这个电阻是为了使反相器在振荡初始时处于线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数PF 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. . 一般芯片的Data sheet 上会有说明。
电源设计中的电容选用规则 电源往往是我们在电路设计过程中最容易忽略的环节。作为一款优秀的设计，电源设计应当是很重要的，它很大程度影响了整个系统的性能和成本。电源设计中的电容使用，往往又是电源设计中最容易被忽略的地方。 一、电源设计中电容的工作原理 在电源设计应用中，电容主要用于滤波（filter）和退耦/旁路（decoupling/bypass）。滤波是将信号中特定波段频率滤除的操作，是抑制和防止干扰的一项重要措施。根据观察某一随机过程的结果，对另一与之有关的随机过程进行估计的概率理论与方法。滤波一词起源于通信理论，它是从含有干扰的接收信号中提取有用信号的一种技术。“接收信号”相当于被观测的随机过程，“有用信号”相当于被估计的随机过程。 滤波主要指滤除外来噪声，而退耦/旁路（一种，以旁路的形式达到退耦效果，以后用“退耦”代替）是减小局部电路对外的噪声干扰。很多人容易把两者搞混。下面我们看一个电路结构： 图中电源为A和B供电。电流经C1后再经过一段PCB走线分开两路分别供给A和B。当A 在某一瞬间需要一个很大的电流时，如果没有C2和C3，那么会因为线路电感的原因A端的电压会变低，而B端电压同样受A端电压影响而降低，于是局部电路A的电流变化引起了局部电路B 的电源电压，从而对B电路的信号产生影响。同样，B的电流变化也会对A形成干扰。这就是“共路耦合干扰”。 增加了C2后，局部电路再需要一个瞬间的大电流的时候，电容C2可以为A暂时提供电流，即使共路部分电感存在，A端电压不会下降太多。对B的影响也会减小很多。于是通过电流旁路起到了退耦的作用。 一般滤波主要使用大容量电容，对速度要求不是很快，但对电容值要求较大。如果图中的局部电路A是指一个芯片的话，而且电容尽可能靠近芯片的电源引脚。而如果“局部电路A”是指一个功能模块的话，可以使用瓷片电容，如果容量不够也可以使用钽电容或铝电解电容（前提是功能模块中各芯片都有了退耦电容—瓷片电容）。 滤波电容的容量往往都可以从电源芯片的数据手册里找到计算公式。如果滤波电路同时使用电解电容、钽电容和瓷片电容的话，把电解电容放的离开关电源最近，这样能保护钽电容。瓷片电容放在钽电容后面。这样可以获得最好的滤波效果。
电路设计中如何选择电容 电容按功能分一般可分为耦合电容，滤波电容，谐振电容和旁路电容等，如何在电路设计过程中选择电容的大小和耐压值呢？ 一、首先我们了解一下电容的基础知识： 1、电容的分类和作用 电容(Electric capacity)，由两个金属极，中间夹有绝缘材料（介质）构成。由于绝缘材料的不同，所构成的电容器的种类也有所不同： 按结构可分为：固定电容，可变电容，微调电容。 按介质材料可分为：气体介质电容，液体介质电容，无机固体介质电容，有机固体介质电容电解电容。 按极性分为：有极性电容和无极性电容。我们最常见到的就是电解电容。 电容在电路中具有隔断直流电，通过交流电的作用。 2、电容的符号 电容的符号同样分为国内标表示法和国际电子符号表示法，但电容符号在国内和国际表示都差不多，唯一的区别就是在有极性电容上，国内的是一个空筐下面一根横线，而国际的就是普通电容加一个“＋”符号代表正极。 在电路图示中，电容一般用C符号标识。 3、电容的单位 电阻的基本单位是：F （法），此外还有μF（微法）、nF（纳法）、pF（皮法），由于电容F 的容量非常大，所以我们看到的一般都是μF、nF、pF，而不是F。 他们之间的具体换算如下：1F＝1000000μF 1μF=1000nF=1000000pF 4、电容的耐压单位：V（伏特） 每一个电容都有它的耐压值，这是电容的重要参数之一。普通无极性电容的标称耐压值有：63V、100V、160V、250V、400V、600V、1000V等，有极性电容的耐压值相对要比无极性电容的耐压要低，一般的标称耐压值有：4V、6.3V、10V、16V、25V、35V、50V、63V、80V、100V、220V、400V等。 5、电容的种类 电容的种类有很多，可以从原理上分为：无极性可变电容、无极性固定电容、有极性电容等，从材料上可以分为：CBB电容（聚乙烯），涤纶电容、瓷片电容、云母电容、独石电容、电解电容、钽电容等。 二、电容特性和选择规则。 名称：聚酯（涤纶）电容（CL）
晶振和电容的匹配 https://www.doczj.com/doc/3312007008.html,/spec_pages/PNDescrpt/Load_Cap.htm 晶振 等效 于 电感/电容/内阻
使用 VCXO (压控晶体振荡器)作为时钟(CLK)发生器 测量时可接出一段锡丝，锡丝上紧密缠绕十多匝线，形成天线感应，再用 counter 频率计用探头（可用示波器探头）测量。
其中 两个电容 C1、C2 通过地串联又与晶振并联，并与其他杂散电容并联。 一般选择 C1、C2 值要比其他杂散电容高 8~10 倍，来减少杂散电容影响。 一般 IC 引脚约 2~3pF，杂散电容 2~3pF Co(晶振内部电容)3~5pF 所有 Cl=C1 串 C2+IC+杂散+Co 即 Load capacitance :Cl 值
fS = (Series) frequency =
I2C BUS 很常用, 也常出问题, 所以我们通常要用 DIGITAL SCOPE 来观察它在出 状况前和出状况时的波形有无异样. 什么样的波形才算正确呢? 1) rise time 2) fall time 3) ack voltage 4) start condition 5) stop condition 6) 读的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 7) 写的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 8) repeated start condition 9) 9 个 CLK 的间隔必须一样吗?
如何选用 Voltage Regulator? 似乎很简单, 提几个问题让大家考虑一下. 1)输出电流需要多大? 2)Dropout(压降)多大? 3)功耗多大? 4)采用哪一种 PAKAGE? 5)站立式的,要加 HEATSINK 吗? 多大的 HEATSINK 才够? 6)贴片式的, 要多大的铜片才够上热?
晶振负载电容外匹配电容计算及晶振振荡电路设计经验总结 对应MCU（STM32F103XX）、WiFi（AP6212、AP6XXX）或USB HUB(FE1.1S、GL850G)一般需外部提供时钟信号，需要外挂一颗晶振，常有客户问到，如何结合晶振的负载电容计算外匹配电容容值以及在晶振振荡电路设计时需注意哪些事项， （1）晶振负载电容定义 晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容，是晶振要正常震荡所需要的电容。如果从石英晶体插脚两端向振荡电路方向看进去的全部有效电容为该振荡电路加给石英晶体的负载电容。石英晶体的负载电容的定义如下式： 其中：
C S为晶体两个管脚之间的寄生电容（又名晶振静态电容或Shunt Capacitance），在晶体的规格书上可以找到具体值，一般0.2pF~8pF不等。如图二是某32.768KHz的电气参数，其寄生电容典型值是0.85pF（在表格中采用的是Co）。 图1、某晶体的电气参数 C G指的是晶体振荡电路输入管脚到GND的总电容，其容值为以下三个部分的和。 ●需加外晶振主芯片管脚芯到GND的寄生电容 C i
●晶体震荡电路PCB走线到到GND的寄生电容C PCB ●电路上外增加的并联到GND的外匹配电容 C L1 C D指的是晶体振荡电路输入管脚到GND的总电容。容值为以下三个部分的和。 ●需加外晶振主芯片管脚芯到GND的寄生电容, C o ●晶体震荡电路PCB走线到到gnd的寄生电容，C PCB ●电路上外增加的并联到GND的外匹配电容, C L2 图1中标示出了C G，C D，C S的的组成部分。
晶振要求的谐振电容值的含义 请老师指教：晶振的参数里有配用的谐振电容值。比如说32.768K的是12.5pF；4.096M的是20pF. 这个值和实际电路中晶振上接的两个电容值是什么关系？像DS1302用的就是32.768K的晶振，它内部的电容是6pF的 回答：你所说的是晶振的负载电容值。指的是晶振交流电路中，参与振荡的，与晶振串联或并联的电容值。晶振电路的频率主要由晶振决定，但既然负载电容参与振荡，必然会对频率起微调作用的。负载电容越小，振荡电路频率就会越高4.096MHz的负载电容为20pF，说明晶振本身的谐振频率<4.096MHz，但如果让20pF的电容参与振荡，频率就会升高为4.096MHz。或许有人会问为什么这么麻烦，不如将晶振直接做成4.096MHz而不用负载电容？不是没有这样的晶振，但实际电路设计中有多种振荡形式，为了振荡反馈信号的相移等原因，也有为了频率偏差便于调整等原因，大都电路中均有电容参与振荡。为了准确掌握晶振电路中该用多大的电容，只要把握晶体负载电容应等于振荡回路中的电容+杂散电容就可以了。你所说的IC中6pF的电容就可看作杂散电容 晶振的负载电容 晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。 晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF 各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为 . 晶体旁边的两个 接地点就是分压点. 以接地 , 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数PF 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. 设计考虑事项： 1.使晶振、外部电容器（如果有）与IC之间的信号线尽可能保持最短。当非常
晶振电容的选择 1：如何选择晶振 对于一个高可靠性的系统设计，晶体的选择非常重要，尤其设计带有睡眠唤醒(往往用低电压以求低功耗)的系统。这是因为低供电电压使提供给晶体的激励功率减少，造成晶体起振很慢或根本就不能起振。这一现象在上电复位时并不特别明显，原因是上电时电路有足够的扰动，很容易建立振荡。在睡眠唤醒时，电路的扰动要比上电时小得多，起振变得很不容易。在振荡回路中，晶体既不能过激励(容易振到高次谐波上)也不能欠激励(不容易起振)。晶体的选择至少必须考虑：谐振频点，负载电容，激励功率，温度特性，长期稳定性。一般来说某一种单片机或外围芯片都会给出一个或几个典型适用的晶振，常用的像51单片机用12M晶振，ATmega系列单片机可以用8M，16M，7.3728M等。这里有一个经验可以分享一下，如果所使用的单片机内置有PLL即锁相环，那么所使用的外部晶振都是低频率的，如32.768K的晶振等，因为可以通过PLL倍频而使单片机工作在一个很高的频率下。 2：如何选择电容起振电容 从原理上讲直接将晶振接到单片机上，单片机就可以工作。但这样构成的振荡电路中会产生偕波(也就是不希望存在的其他
频率的波),这个波对电路的影响不大,但会降低电路的时钟振荡器的稳定性.为了电路的稳定性起见，建议在晶振的两引脚处接入两个瓷片电容接地来削减偕波对电路的稳定性的影响,所以晶振必须配有起振电容，但电容的具体大小没有什么普遍意义上的计算公式，不同芯片的要求不同。 （1）：因为每一种晶振都有各自的特性，所以最好按制造厂商所提供的数值选择外部元器件。 （2）：在许可范围内，C1,C2值越低越好。C值偏大虽有利于振荡器的稳定，但将会增加起振时间，比较常用的为15p-30p 之间。
晶振与匹配电容的总结 Document number：PBGCG-0857-BTDO-0089-PTT1998
匹配电容-----负载电容是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。一般晶振两端所接电容是所要求的负载电容的两倍。这样并联起来就接近负载电容了。 2． 负载电容是指在电路中跨接晶体两端的总的外界有效电容。他是一个测试条件，也是一个使用条件。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。 3．一般情况下，增大负载电容会使振荡频率下降，而减小负载电容会使振荡频率升高 4．负载电容是指晶振的两条引线连接IC块内部及外部所有有效电容之和，可看作晶振片在电路中串接电容。负载频率不同决定振荡器的振荡频率不同。标称频率相同的晶振，负载电容不一定相同。因为石英晶体振荡器有两个谐振频率，一个是串联揩振晶振的低负载电容晶振：另一个为并联揩振晶振的高负载电容晶振。所以，标称频率相同的晶振互换时还必须要求负载电容一至，不能冒然互换，否则会造成电器工作不正常。 一份电路在其输出端串接了一个22K的电阻，在其输出端和输入端之间接了一个10M的电阻，这是由于连接晶振的芯片端内部是一个线性运算放大器，将输入进行反向180度输出，晶振处的负载电容电阻组成的网络提供另外180
度的相移，整个环路的相移360度，满足振荡的相位条件，同时还要求闭环增益大于等于1，晶体才正常工作。 晶振输入输出连接的电阻作用是产生负反馈，保证放大器工作在高增益的线性区，一般在M欧级，输出端的电阻与负载电容组成网络，提供180度相移，同时起到限流的作用，防止反向器输出对晶振过驱动，损坏晶振。 和晶振串联的电阻常用来预防晶振被过分驱动。晶振过分驱动的后果是将逐渐损耗减少晶振的接触电镀，这将引起频率的上升，并导致晶振的早期失效，又可以讲drive level调整用。用来调整drive level和发振余裕度。 Xin和Xout的内部一般是一个施密特反相器,反相器是不能驱动晶体震荡的.因此,在反相器的两端并联一个电阻,由电阻完成将输出的信号反向 180度反馈到输入端形成负反馈,构成负反馈放大电路.晶体并在电阻上,电阻与晶体的等效阻抗是并联关系,自己想一下是电阻大还是电阻小对晶体的阻抗影响小大电阻的作用是将电路内部的反向器加一个反馈回路，形成放大器，当晶体并在其中会使反馈回路的交流等效按照晶体频率谐振，由于晶体的Q值非常高，因此电阻在很大的范围变化都不会影响输出频率。过去，曾经试验此电路的稳定性时，试过从 100K～20M都可以正常启振，但会影响脉宽比的。 晶体的Q值非常高, Q值是什么意思呢晶体的串联等效阻抗是 Ze = Re + jXe, Re<< |jXe|, 晶体一般等效于一个Q很高很高的电感，相当于电感的导线电阻很小很小。Q一般达到10^-4量级。