低功耗逐次逼近模数转换器
的研究与设计
Study and Design of Low-power Successive Approximation
Analog-to-digital Converter
(申请清华大学工学硕士学位论文)
电子工程系
培养单位：
电子科学与技术学科：
孙彤
研究生：
李冬梅副教授指导教师:
二○○七年五月
两低
功
耗
逐
次
逼
近
模
数
转
换
器
的
研
究
与
设
计
孙
彤
摘要
逐次逼近模数转换器（ADC）具有中等转换精度和中等转换速度，采用CMOS工艺实现可以保证较小的芯片面积和低功耗，而且易于实现多路转换，在精度、速度、功耗和成本方面具有综合优势，被广泛应用于工业控制、医疗仪器以及微处理器辅助模数转换接口等领域。
论文工作设计了一个电源电压为2.5V，精度为12位，速度为500kS/s的低功耗逐次逼近ADC。电路采用单端轨到轨输入，并具有省电模式。
研究工作主要分为三个部分：①研究设计了一个分段电容式数模转换器（DAC），高端低端各6位，共有128个单位电容，减小了芯片面积，降低了动态功耗，而且高3位采用温度计编码，保证了DAC高位的单调性；分段电容阵列的版图采用共中心的对称布局，以提高电容的匹配精度。②对多级结构比较器进行了研究设计。比较器由三级前置放大器和一级锁存器组成，根据每级前置放大器的位置不同，对它们的增益、带宽、功耗进行了优化，每级前置放大器和模拟缓冲级电路的设计也减小了回程噪声的影响；比较器的设计应用了失调校准技术。仿真结果显示，该比较器可以有效消除10mV输入失调，能够在10MHz速度下分辨0.2mV输入电压，功耗只有600uW，达到了设计要求。③对控制电路进行了研究设计。采用分模块设计方法，使用verilog-HDL描述、自动综合、布局布线生成，能够控制模拟部分完成逐次逼近过程，并可以根据片选信号时间长短控制芯片进入省电模式或者工作模式。
论文工作在完成ADC电路设计仿真的基础上，完成了整个电路的物理版图设计、后仿真及芯片的测试。该逐次逼近ADC采用UMC 0.18um混合信号CMOS 工艺设计制造，芯片面积为1.4mm×1mm。实测结果显示，在500kS/s下，其SNDR为63.13dB，即ENOB为10.5位，|DNL|小于2LSB，|INL|小于4LSB，功耗为1.2mW。
关键词：逐次逼近模数转换器数模转换器比较器
Abstract
Successive approximation analog-to-digital converters (ADCs) have medium resolution and medium speed, small chip area and low power consumption can also be achieved in CMOS process. Moreover, it is convenient to make multi-channel conversion. Due to their mixed advantages in resolution, speed, power and cost, successive approximation ADCs are widely applied in industry controlling, medical instruments, auxiliary analog-to-digital interfaces of micro-processors and so on.
A 2.5V, 12bit, 500kS/s low-power successive approximation ADC is designed in this thesis, which adopts single rail-to-rail input and has power-down mode.
Study work can be categorized into 3 parts: ①A segmented capacitive digital-to- analog converter (DAC) is designed with 2 separated 6-bit arrays which consist of 128 unit capacitors in all, resulting in smaller chip area and lower dynamic power. Moreover, thermometer coding is applied to the top 3 bits, ensuring the DAC’s monotonicity. Common centroid geometry is introduced in the layout to improve matching property. ②A multi-stage comparator is designed, which is composed of 3 pre-amplifiers and a latch. Each pre-amplifier is optimized according to its position, the design of them and the analog buffer has already taken kickback noise into consideration. An offset cancellation technique is applied too. Simulation results show that, the proposed comparator can distinguish 0.2mV input with 10mV offset at 10MHz, while its power is 600uW. ③The control circuit is designed in several modules, which is described in verilog-HDL, synthesized, placed and routed automatically. This digital block coordinates analog circuits to finish the successive approximation, and switches the chip into power-down mode or work mode.
After circuit design and simulation, the physical layout design, post-simulation and chip measurement are also finished. The proposed ADC is designed and fabricated in UMC 0.18um Mixed Mode CMOS process, occupying 1.4mm×1mm. Measurement results show that, its SNDR achieves 63.13dB at 500kS/s, thus ENOB is 10.5bit, and |DNL| is less than 2LSB, |INL| is less than 4LSB, with overall power only 1.2mW. Keywords: successive approximation ADC DAC comparator
目录
第1章引言 (1)
1.1选题背景及意义 (1)
1.2研究工作主要内容 (2)
1.3论文各部分主要内容 (3)
第2章逐次逼近ADC概述 (4)
2.1逐次逼近ADC的工作原理 (4)
2.2逐次逼近ADC的典型结构 (5)
2.2.1 电压定标型逐次逼近ADC (5)
2.2.2 电流定标型逐次逼近ADC (7)
2.2.3 电荷定标型逐次逼近ADC (8)
2.2.4 其他结构逐次逼近ADC (13)
2.3逐次逼近ADC的研究现状 (13)
第3章DAC的研究与设计 (15)
3.1DAC结构的选择 (15)
3.2分段电容DAC的工作原理 (15)
3.3分段电容DAC的电路设计 (17)
3.4分段电容DAC的版图设计 (22)
3.4.1 电容匹配精度 (22)
3.4.2 抑制干扰 (25)
第4章比较器的研究与设计 (25)
4.1比较器的典型结构 (25)
4.1.1 运放结构比较器 (25)
4.1.2 Latch比较器 (26)
4.1.3 高速高精度比较器 (29)
4.2比较器的失调校准 (30)
4.3比较器的设计 (32)
4.3.1 比较器结构的选择 (32)
4.3.2 第一级运放的设计 (33)
4.3.3 第二、三级运放的设计 (35)
4.3.4 回程噪声的考虑 (38)
4.3.5 比较器系统设计 (41)
4.4比较器的版图设计 (44)
4.4.1 抑制干扰 (45)
4.4.2 器件匹配 (46)
第5章数字控制部分的设计 (47)
5.1POWER DOWN模块 (47)
5.2CLK模块 (48)
5.3TIMING模块 (48)
5.4REGISTER模块 (48)
5.5ENABLE模块 (49)
5.6DAC_DEC模块 (49)
5.7OUTPUT模块 (49)
5.8上电模块 (49)
第6章数模混合仿真 (52)
6.1数模混合仿真 (52)
6.2芯片版图 (54)
第7章测试 (55)
7.1实际芯片 (55)
7.2测试平台 (56)
7.3测试过程 (60)
7.3.1 静态指标测试 (60)
7.3.2 动态指标测试 (64)
7.3.3 功耗测量 (65)
7.4测试结果 (66)
第8章总结与未来工作展望 (67)
参考文献 (68)
致谢与声明 (71)
个人简历、在学期间发表的学术论文与研究成果 (72)
第1章 引言
1.1 选题背景及意义
模数转换器（Analog-to-Digital Converter ，ADC ）将模拟信号转换成数字信号，是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于雷达、通信、测控、医疗、仪表、图像和音频等领域。数字信号处理技术和通信产业的迅猛发展，推动着ADC 逐步向高速度、高精度和低功耗的方向发展。
逐次逼近ADC 与其他几种ADC 在精度和速度方面的对比如图1.1所示。高速度ADC 的典型结构是Flash 型ADC ，高精度ADC 的典型结构是∑-Δ型ADC ，这两种结构分别在速度、精度方面具有绝对优势，在速度、精度两个垂直市场上得到了广泛应用。然而，在其他广阔的应用领域中，人们往往需要一种中等速度、中等精度、低功耗、低成本的ADC ，逐次逼近ADC （Successive Approximation ADC ）满足了这种需求，占据了广阔的水平市场。
246810121416182022242610K
100K
1M
10M
100M 1G 10G
100G
1T
精度（bit ）采
样
率（
S/s ）
图1.1逐次逼近ADC 与其他ADC 在精度、速度方面的对比
逐次逼近ADC 具有中等转换精度（一般8～16位）和中等转换速度（一般5MS/s 以下），采用CMOS 工艺制造时可以保证较低的功耗和较小的芯片面积，而且易于实现多路转换，因此在精度、速度、功耗和成本方面具有综合优势，市场应用广泛。
在工业过程控制方面，逐次逼近ADC 的典型应用主要是用于放置在远端测
量各种物理量的传感器[1][2][3][4]，这些利用了逐次逼近ADC的以下几个优势[5]：
1、多种模拟输入范围（单极、双极、差分）；
2、在开关、多通道应用中，能保证零数据延迟；
3、精度与速度适中；
4、功耗低、面积小。
例如在传感器网络应用中，成千上万个传感器节点由1块电池或者几平方毫米的太阳能电池供电，这就要求每个传感器节点面积小、成本低，而且这些节点能够长时间工作，消耗能量很小[3]，逐次逼近ADC正好具有面积小、功耗低、成本低的优势。而在电机控制应用中，需要在同一时刻及时捕获多路模拟输入，完成三相电流和电压测量，这样在一个芯片上集成多个采样/保持电路的逐次逼近ADC就为这类应用提供了极大的便利。
在医疗仪器方面，逐次逼近ADC广泛应用于成像系统，例如CT扫描仪、MRI和X射线系统。逐次逼近ADC具有零延迟、较高采样速率和较好DC指标等优势，保证了成像系统刷新速率高、成像分辨率高。逐次逼近ADC功耗低、面积小等优势在便携式医疗仪器应用（血液分析、血压监测、心脏监测、脉搏测量等）中得到充分发挥[5]。
此外，逐次逼近ADC的综合优势特别适合用作微处理器的辅助ADC接口，可以作为ADC IP核广泛应用于SoC。目前几个做混合信号IP核的大公司，例如ChipIdea、Nordic、Qualcore，用作微处理辅助ADC接口的IP核主要是逐次逼近结构。
1.2 研究工作主要内容
本研究工作旨在设计一款应用于微处理器接口的低功耗逐次逼近ADC，它采用单端输入，工作在2.5V电源电压下，转换精度为12位，采样率为500kS/s，并且带有省电（power down）模式。研究工作大体包括以下几个方面：
1、了解逐次逼近ADC的工作原理、典型结构、发展历史与国内外的研究现状；
2、研究逐次逼近ADC的三个核心模块：DAC、比较器与数字控制部分；
3、设计逐次逼近ADC的模拟部分，包括DAC、比较器、偏置电路、模拟缓冲级等，进行前仿真、版图设计、后仿真等模拟集成电路设计流程；
4、使用verilog硬件描述语言对数字控制部分进行RTL代码描述，进行前仿真、综合、后仿真、布局布线等数字集成电路设计流程；
5、利用Cadence spectreVerilog仿真器对整个芯片进行数模混合仿真。
6、模拟部分版图与数字部分版图的拼接，整体版图的设计，流片。
7、电源PCB板与逐次逼近ADC测试PCB板的设计。
8、逐次逼近ADC的测试与分析。
1.3 论文各部分主要内容
第2章介绍逐次逼近ADC的工作原理、典型结构与国内外发展现状；
第3章讨论关键模块DAC的设计，给出电路结构与仿真结果；
第4章研究关键模块比较器，分析电路结构与仿真结果；
第5章论述数字控制部分的功能，列出verilog代码与仿真结果；
第6章描述数模混合仿真流程以及整体芯片仿真结果；
第7章阐述测试过程，并对测试结果进行分析；
第8章总结研究工作，并对未来工作进行展望。
第2章逐次逼近ADC概述
2.1 逐次逼近ADC的工作原理
逐次逼近ADC的基本结构如图2.1所示，主要由采样/保持电路、DAC、比较器、数字控制部分和其他模拟电路组成，核心是DAC、比较器和数字控制部分。
图2.1 逐次逼近ADC的基本结构
逐次逼近ADC使用二进制搜索算法使DAC的输出逐次逼近输入的模拟信号，对于N位逐次逼近ADC至少需要N个转换周期。其大致工作过程如下：首先模拟输入信号Vin被采样保持，送入比较器的一端，然后数字控制部分将逐次逼近寄存器（SAR）最高位（MSB）预置1，其他位全部清零，DAC在Vref 和SAR的控制下输出1/2 Vref送入比较器的另一端。如果Vin > 1/2 Vref，那么比较器输出1，SAR最高位定为1；否则，如果Vin < 1/2 Vref，那么比较器输出0，SAR最高位定为0。这样，逐次逼近ADC的最高位就确定了，下面再确定次高位，即先预置SAR次高位为1，如果前一个转换周期确定的MSB = 1，那么此时DAC输出3/4 Vref，Vin与3/4 Vref比较大小，从而确定SAR次高位；如果前一个转换周期确定的MSB = 0，那么此时DAC输出1/4 Vref，Vin与1/4 Vref比较大小，从而确定SAR次高位。依此类推，直到SAR的最低位确定为止，
这样SAR的值即逐次逼近ADC的最终输出。
t
图2.2 3位逐次逼近ADC的DAC输出电压
图2.2是一个3位逐次逼近ADC逐次逼近过程中DAC输出电压的示意图，X轴表示时间，Y轴表示DAC输出电压。第一个转换周期，SAR置为100，DAC 输出1/2 Vref，由于Vin > 1/2 Vref，所以bit2 = 1；第二个转换周期，SAR置为110，DAC输出3/4 Vref，由于Vin < 3/4 Vref，所以bit1 = 0；第三个转换周期，SAR置为101，DAC输出5/8 Vref，由于Vin < 5/8 Vref，所以bit0 = 0；最终转换结果（即SAR的值）为100。
2.2 逐次逼近ADC的典型结构
逐次逼近ADC的原理比较简单，但是具体实现结构多种多样，每种结构都各有优劣。按照逐次逼近ADC结构中DAC的工作原理，大致可以将逐次逼近ADC分成三种：电压定标、电流定标、电荷定标，下面分别予以讨论。
2.2.1 电压定标型逐次逼近ADC
电压定标型逐次逼近ADC出现最早，工作原理最简单。如图2.3所示[6]，将一个等值电阻串（R0 = R1 = …= R2N-1）放置在参考电压Vref和地之间，每个电阻的端点电压都由开关（S0、S1、…、S2N-1）引出作为分段参考电压，通过开关控制就可以按照二进制搜索算法将相应的分段参考电压送到比较器了。
Vref
Vout
S 0S 1S 2S 3
S 2N
-2S 2N
-1R 0R 1
R 2
R 2N -2R 2N -1
图2.3 电阻串DAC
图2.3的电阻串DAC 输出电容比较大，而且开关控制信号线数量庞大，N 位DAC 需要2N 条单独的开关控制信号线，因此常常使用开关树的结构，如图
2.4所示[6]。使用开关树结构后，虽然开关数量变多了，但是DAC 的输出电容变小了，而且开关控制信号线数量也减少了，N 位DAC 只需要N 条单独的开关控制信号线，不过开关的馈通效应可能会引入失调电压。 Vref
R 0R 1
R 2
R 2N -2R 2N -1R 2N -4R 2N -30
D 0D 0D 0D 0D 0
D 0
D 0
D 1D 1D 1D 1D ………
……
Vout N-1D N-1D
图2.4 使用开关树的电阻串DAC
由电阻串DAC 组成的电压定标型逐次逼近ADC ，最大的优势是能够保证良好的单调性，得到了工业应用[7]，但对于N 位逐次逼近ADC 需要2N 个单位电
阻，随着位数的增多，单位电阻和开关呈指数增加，例如，对于8位这种类型的逐次逼近ADC，就需要256个单位电阻和510个开关，这么多单元所占芯片面积是可观的。
2.2.2 电流定标型逐次逼近ADC
电流定标也是早期常见的一种类型，它是利用二进制加权的电流，配合开关实现二进制搜索算法的。常见的电流定标型逐次逼近ADC又可以分为两种，一种使用二进制加权的电流源阵列，一种使用R-2R阶梯。
使用二进制加权电流源阵列的逐次逼近ADC如图2.5所示[8]，它使用等效宽长比为二进制加权的MOS管组成的二进制加权的电流源阵列，可以通过电流比较器将输入电压转换成电流，然后与这些电流源的组合电流进行比较，也可以将这些电流源的组合电流转换成相应电压，然后与输入电压通过电压比较器进行比较。使用MOS管组成的这种结构，由于使用了电流开关，所以转换速度较快，但是MOS管的阈值电压变化较大，MOS管参数的匹配误差会影响二进制加权电流源的匹配，给逐次逼近ADC带来了较大的精度误差。
图2.5 二进制加权电流源阵列逐次逼近ADC
使用R-2R阶梯的逐次逼近ADC如图2.6所示，它利用R-2R阶梯中任一节点看进去的阻值恒为R这一性质，通过参考电压Vref产生一组二进制加权的电流，由开关选择得到组合，然后通过反馈电阻R f得到相应的电压。
R R R
图2.6 R-2R 阶梯逐次逼近ADC
然而，开关导通电阻并不为零，这样R-2R 阶梯就存在匹配误差。为了消除开关导通电阻的影响，可以加入冗余开关，如图2.7所示[6]。
R
2R
2R 2R ΔR ΔR ΔR
ΔR/2
冗余开关(常闭合)
图2.7 使用冗余开关减小R-2R 阶梯匹配误差
使用R-2R 阶梯的电流定标型逐次逼近ADC ，可以在低电压供电的情况下正常工作。但MOS 工艺的电阻匹配精度较差，尽管可以使用温度计编码降低对电阻匹配精度的要求[9]，但是电阻阻值受温度影响较大，容易引入非线性误差。这种结构在双极型工艺中使用较多。
2.2.3 电荷定标型逐次逼近ADC
电荷定标型逐次逼近ADC 是目前应用较多的一种类型，它利用电容通过电荷再分配完成二进制搜索算法，因此功耗一般比较小，而且不需要额外的采样保持电路。按照电容的组织方式，可以分为并行电容方式和串行电容方式。
并行电容方式一般多指使用二进制加权电容阵列的逐次逼近ADC ，它的基本单元有二进制加权的电容阵列、1个与LSB 电容等值的冗余电容、开关和比较器，下面以8位并行电容方式的逐次逼近ADC 为例说明工作原理。
并行电容结构逐次逼近ADC 的转换过程大致可以分为三步。第一步是采样
模式（图2.8），所有电容的上极板连接到地，下极板连接到输入电压，这样电
Q X=-256CVin
图2.8 采样模式
容上极板存储了与输入电压Vin成正比的电荷Qx = -256CVin。第二步是保持模
式（图2.9），上极板接地的开关断开，下极板接地，这样上极板的电压变成
Vx =
Q X=-256CVin
图2.9 保持模式
-Vin。第三步是再分配模式（图2.10）：首先测试最高位（MSB），即先将最大电容的下极板连接到参考电压Vref，这时候的等效电路即是两个等值电容串联组成的分压器，这个操作使得Vx增加了1/2 Vref，即Vx = -Vin + 1/2 Vref。如果Vx < 0，即Vin > 1/2 Vref，那么比较器输出0，MSB = 1；如果Vx > 0，即Vin < 1/2 Vref，那么比较器输出1，MSB = 0。如果比较器输出1，还需要将开关S1接回到地。相似的，次高位的测试可以通过将次高位对应的电容下极板连接到Vref来实现，这会使Vx增加1/4 Vref，即Vx = -Vin + D7 * 1/2 Vref + 1/4 Vref。
依此类推，转换过程直到最低位（LSB）确定为止，这样上极板-256CVin的电荷就被再分配到数值为1的位对应的电容上了[10]。
Q X=-256CVin
图2.10 再分配模式
利用二进制加权电容阵列的电荷再分配完成二进制搜索算法，是目前应用较广泛的主流逐次逼近方式[1][3][11][12][13]，它的转换速度比较快，而且稍做修改即可在只有一个参考电压的情况下对有极性的输入电压进行转换，而且由于电容的温度系数比电阻低的多，所以它对工作温度的变化不是很敏感。
二进制加权电容阵列最关键的问题是电容阵列的匹配精度，电容阵列的匹配误差会引入非线性误差，影响逐次逼近ADC精度。不使用校准技术，电容匹配精度可以达到0.1%，如果精心设计版图布局，大概能做到12位左右。使用校准技术校准电容阵列的匹配误差，可以达到更高的精度[14]。二进制加权的电容阵列随着逐次逼近ADC位数的增多，电容值呈指数增加，降低了转换速度，也占用了较大芯片面积，可以使用分段电容的方式解决这个问题。
图2.11是8位分段电容逐次逼近ADC模拟部分的结构图，分段电容Cs将两个独立的二进制加权电容阵列分隔（当分段电容两边二进制加权电容阵列位数相等时，整个逐次逼近ADC的总电容最小），低4位二进制加权电容阵列还有一个与LSB电容等值的Cc。其工作原理与二进制加权电容阵列逐次逼近ADC 相似：首先采样阶段，所有电容下极板与输入模拟信号Vin相接，S GND闭合；然后保持阶段，S8～S0都接地，S GND断开；最后再分配阶段，S n（n=1,2, (8)
接到Vref 代表第n 位为1。
Cs ＝16/15C
Cc 图2.11 分段电容逐次逼近ADC
在图2.11的分段电容结构中，分段电容为
C Cs ∑∑+=高位电容低位电容1 （2-1）
这是一个分数值，给版图设计带来麻烦，可以使用图2.12的分段电容结构解决这个问题。
Cs ＝C
图2.12 改进的分段电容逐次逼近ADC
图2.12的分段电容结构工作过程如下：首先采样阶段，S 4～S 1接地，S 8～S 5以及S 0接Vin ，S GND 闭合，则Qx = -16CVin ；然后保持阶段，S 8～S 0都接地，S GND 断开，则Vx = -256/271 Vin ；最后再分配阶段，S IN 接到Vref ，S 8闭合则V X 增加128/271 Vref ，S 1闭合则V X 增加1/271 Vref 。因此这个X 点的最终电压为 )2(271256819∑=-+-?=i i i X Vref D Vin V （2-2）
其中，D i 是分段电容第i 位的值（D i =1则S i 接Vref ，D i =0则S i 接地），可见输出函数中只是多了一个略小于1的系数，只要比较器的设计留有余量，对ADC 的功能以及性能没有影响。
分段电容结构使用了更少的电容，因此速度更快，功耗更小，芯片面积也更小，在速度、功耗、面积与性能之间得到了良好的折衷，目前位数比较高的逐次逼近ADC ，大多采用这种结构[15][16]。
串行电容方式使用了串行DAC ，如图2.13所示，仅通过2个等值电容的电荷再分配即可完成逐次逼近过程。对于一个N 位的串行DAC ，整个转换需要N 次预充电和N 次电荷再分配过程。然而串行DAC 的转换是从最低位开始的，故使用串行DAC 的N 位逐次逼近ADC 需要N(N+1)次充放电，而且需要N 个比较器的建立时间[17]。
Vref S 2
S 3S 1S 4
C1C2
V1V2
图2.13 串行DAC
串行电容逐次逼近ADC 只需要两个中等大小的电容，所以比并行电容逐次逼近ADC 的芯片面积更小，但是它能达到的精度受开关晶体管的寄生电容影响，而且转换速度慢，应用并不广泛。