信号发生器的设计
要求：
(1) 产生方波、三角波、锯齿波、正弦波
（2）产生波形的模式可选
（3）频率为10KHz
设计方案：
1.总体设计思路
1.1 设计步骤
此设计将按模块式实现，据设计要求，设计总共分四大步份完成：（1）产生波形（四种波形：方波、三角波、矩形波和锯齿波）信号；（3）频率为10KHZ 幅度固定；
1.2设计思想
利用VHDL编程，依据基本数字电路模块原理进行整合。系统各部分所需工作时钟信号由输入系统时钟信号得到。总体设计框图如下图1所示：
波形输出
2. 方案论证
2.1方案
采用VHDL语言来编程，然后下载文件到FPGA来实现。VHDL语言是电子设计领域的主流硬件描述语言,具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大降低了硬件设计任务，提高了设计效率和可靠性,要比模拟电路快得多。该方案是利用FPGA具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，极大地提高了电子系统设计的灵活性和通用性，设计图如图2。
图2 FPGA总体设计图 (需要修改)
通过FPGA软件扫描方式将波形数据读出传输给DAC0832（为8分辨率的D/A
转换集成芯片㈠
）产生波形输出。这种方法在软、硬件电路设计上都简单，且与
我们的设计思路紧密结合。
3硬件选择
4软件设计
4.1.1波形产生模块
本设计用VHDL语言根据傅立叶函数采集点进行扫描，分别产生正弦波、三角波和矩形波。以下介绍各种常用周期信号的傅立叶函数展开式。
4.1.3正弦波
（1）设计思想
正弦波发生分为两个步骤，即正弦波幅值采样存储和正弦波波形的还原输出。幅值采样是将一个周期正弦波进行64等分，如图3所示，将64个采样点
进行量化处理，量化值=255*sin360o
/64（V ），将64点量化值存入存储器ROM 。正弦波形的产生是通过循环反复将存储器中的64点采样值通过DAC0832进行还原输出，得到幅值正比于64点采样值的正弦波。
t
（2）VHDL 实现
1．正弦信号波形数据文件建立
正弦波波形数据由64个点构成，此数据经DAC0832，可在示波器上观察到正弦波形。源程序见附录： 4.1.2 矩形波
1设计思路
矩形波的实现较之正弦波发生简单，由于矩形波是两个电平值间的交替变换，因此波形采样值的预存只要有两个不同的数值就行了，为了使矩形波发生的频率灵活可调，采用60个采样值扫描输出来实现，每半个矩形波周期采用三十个采样值，循环反复将存储器中的60点采样值通过DAC0832进行还原输出，得到幅值正比于点采样值的矩形波。采样图如图4所示。
2 VHDL 实现 源程序见附录。 4.1.
3 三角波
1设计思路
由于三角波是线性的，比较简单就可以产生，如果最低电压设为15V ，最高是255V ，那么根据它的公式255/15=17，每个点的电压只要依次加17就可以得到，一个波形所以采用简单的加减算法就可实现，如图5所示三角波的采样图：
图5 三角波采样图
2 VHDL实现
具体源程序见附录。
4.1.4 基波
通过VHDL编程产生的正弦波、方波、三角波三种周期性波形即为基波。
4.1.5谐波的产生
采用与基波产生的同样原理，编程产生三种波形的谐波，所不同的是一个波形的周期采样的点数不同，如果基波采样点为63个，谐波采样点数则为21个，其每点的电压值为255*（sin360/60+sin360/20）（V），在对其进行循环扫描即可实现基波与谐波的线性叠加。
4.1.6 波形模块图
最终波形的设计模块图如图6所示，L1是三角波，L2是方波，L3是正弦波，L4是谐波。
4.2 频率控制模块
本课题要求频率控制是在10KHZ。在本题设计中只需借助FPGA便可完成。如下图7所示：
4.3 选择波形模块
这一部分主要是通过一个按键对波形进行循环选择，按下确认按钮后进行波形的调用。设计流程图如下图7所示
图6 波形模块图
图7 选择波形电路设计流程图
【实验9】波形发生与扫频信号发生器电路设计
1、实验目的：学习用VHDL设计波形发生器和扫频信号发生器，掌握FPGA对D/A的接口和控制技术，学会LPM_ROM在波形发生器设计中的实用方法。
2、实验原理：如实验图5所示，完整的波形发生器由4部分组成：
? FPGA中的波形发生器控制电路，它通过外来控制信号和高速时钟信号，向波形数据ROM发出地址信号，输出波形的频率由发出的地址信号的速度决定；当以固定频率扫描输出地址时，模拟输出波形是固定频率，而当以周期性时变方式扫描输出地址时，则模拟输出波形为扫频信号。
?波形数据ROM中存有发生器的波形数据，如正弦波或三角波数据。当接受来自FPGA 的地址信号后，将从数据线输出相应的波形数据，地址变化得越快，则输出数据的速度越快，从而使D/A输出的模拟信号的变化速度越快。波形数据ROM可以由多种方式实现，如在FPGA 外面外接普通ROM；由逻辑方式在FPGA中实现（如例6）；或由FPGA中的EAB模块担当，如利用LPM_ROM实现。相比之下，第1种方式的容量最大，但速度最慢；，第2种方式容量最小，但速度最最快；第3种方式则兼顾了两方面的因素；
?D/A转换器负责将ROM输出的数据转换成模拟信号，经滤波电路后输出。输出波形的频率上限与D/A器件的转换速度有重要关系，本例采用DAC0832器件。
DAC0832是8位D/A转换器，转换周期为1μs，其引脚信号以及与FPGA目标器件典型的接口方式如附图2-7所示。其参考电压与＋5V工作电压相接（实用电路应接精密基准电压）。DAC0832的引脚功能简述如下：
?ILE（PIN 19）：数据锁存允许信号，高电平有效，系统板上已直接连在＋5V上。
?WR1、WR2（PIN 2、18）：写信号1、2，低电平有效。
?XFER(PIN 17)：数据传送控制信号，低电平有效。
?VREF（PIN 8）：基准电压，可正可负，－10V～＋10V。
?RFB（PIN 9）：反馈电阻端。
?IOUT1/ IOUT2（PIN 11、12）：电流输出1和2 。D/A转换量是以电流形式输出的，所以必须如实验结构图NO.5所示的连接方式将电流信号变为电压信号。
?AGND/DGND（PIN 3、10）：模拟地与数字地。在高速情况下，此二地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。
例6中的正弦波波型数据由64个点构成，此数据经DAC0832，并经滤波器后，可在示波器上观察到光滑的正弦波(若接精密基准电压，可得到更为清晰的正弦波形)。
3、实验内容1：根据示例例6，及以上的设计原理，完成波形发生器和扫频信号源的设计，仿真测试及实验系统上的硬件测试。
硬件实验中注意DAC0832及滤波电路须接+/-12V 电压。然后将实验系统左下角选择插针处用短路帽短路“D/A直通”，而“滤波1”，“滤波0”处通过短路或不接短路帽达到不同的滤波方式。将示波器的地与EDA实验系统的地相接，信号端与“AOUT”信号输出端相接；建议CLK接clock0，由此50MHz频率，此频率扫描波形数据；CLK1接clock5，由此接“1024Hz”，此频率决定扫频速度；选电路模式1；KK接键8，当为高电平时，正弦波点频输出，11位输入数据DATA由键3、键2和键1控制，信号源的输出频率由此3键输入的12位二进制数决定，数值越大，输出频率越高；“FD0”时为最高频率；键8低电平时，正弦波扫频输出，扫频速度由clock5的频率决定。输向0832的8位数据由DD输出。
实验图5 波形发生器电路系统结构图
4、实验内容2：在例6中插如一个LPM_ROM，将原例中的波形数据放在内部ROM中。必要时增加波形点数，以利低频输出时，仍保持良好波形。波形数据可由其它方式自动生成，然后重复以上的测试和硬件实验。
5、实验思考题：如果CLK的输入频率是50MHz，ROM中一个周期的正弦波数据是128个，要求输出的正弦波频率不低于150KHz，DAC0832是否能适应此项工作？为什么？
RAM/ROM 使能
拨码开关
滤波1
A /D 使能转换结束比较器D S 8使能D S 6使能5t h 使能R O M 使
能ON
8
7
6
5
4
3
2
1拨码8：DAC0832输出滤波使能
拨码7：ADC0809使能，默认关闭，见左图拨码6：ADC0809转换结束使能，见左图拨码5：应用LM311使能，见下图拨码4：8数码管显示开关，默认打开拨码3：6数码管显示开关，默认关闭拨码2：默认关闭 向上拨，由厂家通知升级拨码1：两个ROM/RAM 使能，即它们的CS1接地VCC
HS （PIO43）
VS （PIO44）
B （PIO42）
G （PIO41）R （PIO40）
10
5487
6
321 视频接口VGA J6R78 200
R77 200R76 200
14
13GND
PIO45
PIO46513
PS/2接口
J7
4A I N 1VCC
10K VR1
拨码7拨码6
A I N 0P I O 8
(23)(24)1216272610C L O C K 750K H Z A 021+5V r e f (-)r e f (+)I N -1I N -06
9
22
25
7
17
1415818192021
E U 1A D C 0809P I O 16
P I O 17P I O 18P I O 19P I O 20P I O 21P I O 22P I O 23P I O 32
P I O 33
P I O 35P I O 34
m s b 2-1
2-22-32-42-52-62-7l s b 2-8E O C A D D -A A D D -B A D D -C A L E E N A B L E S T A R T
（拨码1：“ROM 使能 ON”即将CS1接地）
P29->A14)27010(PIN30->VCC,PIN3->A15,PIN29->A14)27020(PIN30->A17,PIN3->A15,PIN3->A15,PIN29->A14)
27040(PIN31->A18,PIN30->A17,
PIN30->A17,PIN3->A15,PIN29->A14)
29C040(PIN31->WE,PIN1->A18,
628128(PIN30->VCC,PIN3->A14,PIN29->WE)
（拨码8：“滤波1 ON”即连接滤波电容）
滤波1
103
连接PIO37与COMP ）
（拨码5：“比较器ON”即7.2K PIO31
PIO29PIO30PIO28PIO27PIO26PIO25PIO2413
1415164D7
D6D5D4D35D26D1D07PIO37
+5
51pFC27
COMP
LM311VCC
10K -12
+1248
23TL082/1
AIN0
AOUT
5.1K
R72765
TL082/2
8
4
1
+12
-12
COMM
EU2DAC0832
1181710
32WR1
FB
9
3
211IOUT1IOUT2
12/CS WR2XFER A GND D GND
VREF
8
VCC 20VCC
D1PIO8
D2D3D4D5D6D7D8PIO9
PIO10
PIO11
PIO12
PIO15
PIO14
PIO13
实验电路结构图
NO.5
S P E A K E R
扬声器
FPGA/CPLD 目标芯片1
2
3
45678D16D15D14D13D12D11D10D9
PIO47-PIO44
PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16
译码器译码器译码器译码器译码器译码器译码器
译码器PIO15-PIO8PIO0
PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1
键2键3键4键5键6键7键8右侧的RAM/ROM 是PIO8左侧的RAM/ROM 是PIO62GND
VCC PIO62/PIO8PIO49RAM/ROM
A18/A19A18/A15/WE PIO26PIO25PIO24PIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39PIO14PIO47PIO10PIO48PIO9PIO46PIO45PIO11PIO12PIO13PIO15PIO31PIO30PIO29PIO28PIO27
32
313029282726252423222120191817
16
151413121110987654321VCC GND
2708027040270202701027512272562764628128622566264VCC
A17/VCC WR/A14
A13A8A9A11OE A10CS1D7D6D5
D4D3GND
D2D1D0A0A1A2A3A4A5A6A7A12A14(A15)A16
信号发生器的设计 要求： (1) 产生方波、三角波、锯齿波、正弦波 （2）产生波形的模式可选 （3）频率为10KHz 设计方案： 1.总体设计思路 1.1 设计步骤 此设计将按模块式实现，据设计要求，设计总共分四大步份完成：（1）产生波形（四种波形：方波、三角波、矩形波和锯齿波）信号；（3）频率为10KHZ 幅度固定； 1.2设计思想 利用VHDL编程，依据基本数字电路模块原理进行整合。系统各部分所需工作时钟信号由输入系统时钟信号得到。总体设计框图如下图1所示： 波形输出
2. 方案论证 2.1方案 采用VHDL语言来编程，然后下载文件到FPGA来实现。VHDL语言是电子设计领域的主流硬件描述语言,具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大降低了硬件设计任务，提高了设计效率和可靠性,要比模拟电路快得多。该方案是利用FPGA具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，极大地提高了电子系统设计的灵活性和通用性，设计图如图2。 图2 FPGA总体设计图 (需要修改) 通过FPGA软件扫描方式将波形数据读出传输给DAC0832（为8分辨率的D/A 转换集成芯片㈠ ）产生波形输出。这种方法在软、硬件电路设计上都简单，且与 我们的设计思路紧密结合。 3硬件选择 4软件设计 4.1.1波形产生模块 本设计用VHDL语言根据傅立叶函数采集点进行扫描，分别产生正弦波、三角波和矩形波。以下介绍各种常用周期信号的傅立叶函数展开式。 4.1.3正弦波 （1）设计思想 正弦波发生分为两个步骤，即正弦波幅值采样存储和正弦波波形的还原输出。幅值采样是将一个周期正弦波进行64等分，如图3所示，将64个采样点
《EDA技术》大作业 电子钟电路设计要求： 1、准确计时，以数字形式显示时、分、秒的时间； 2、小时为24进制，分与秒的计时要求为60进制； 3、具有校时功能；、整点报时。4 ：姓名：学号武启明1893130125 ：班级科学：专业与光电信息131 工程
安徽科技学院数理与信息工程学院物电系 EDA全自动洗衣机控制器 1设计目的 《EDA技术与应用》课程是电子信息工程、自动控制、计算机科学与工程等 专业的技术课之一，具有很强的工程实践性。通过本次课程设计来掌握现代硬件数字电路的软件化设计的基本方法、掌握应用VHDL及EDA 工具开发设计各种电路的基本方法，以及对现代电子设计自动化技术有一定的了解，会把所学的专业知识更好的用到实践中去。 2设计的主要内容和要求 （1）设计一简易全自动洗衣机控制器。该控制器由两大状态A和B组成， 每个状态分三个子状态，每个状态分别由选择A和选择B控制。其中A为步进选择按纽，每步跳转一个子状态、B也为步进选择按纽，但每步选择B中的所有组合中的一种。 （2）过程启动由启动/暂停键控制（暂停键在过程启动后任意时间可暂停/恢复过程）。 （3）过程启动后洗衣机盖开启能任意控制。（4）能设置实现多次洗衣的功能。
3整体设计方案 本次设计大致可以分成两个模块来看待：控制端和工作端。 控制部分使用了三个进程来处理，进程一控制状态COUNT_M，进程二控制状态：当连顺出现一个，两个，COUNT_M，进程三控制开始和暂停。其中，COUNT_N． 三个高电平时分别表示强洗，标准，弱洗三种状态的洗衣过程。再者，COUNT_N：当出现一个，两个，三个高电平时分别表示洗涤，漂洗与甩干，甩干。其次，信号START控制洗衣机的暂停和重新启动。 工作部分使用了一个进程来处理，在该进程中主要处理强制开盖，洗衣的各 个状态。控制端中，中间变量SG是工作结束标志信号， DT是状态的中间变量。COOK为强开洗衣机盖子信号端，DCP输入状态中间信号。LOOK为时间到输出停机,当其输出为高电平时所有数据为0。然后等待下次洗涤始工作，直至再次按下 START 键，又从新开洗衣机正常工作过程。与暂停后的再次启动不同。ST 为时间计数的中间变量。整体设计方案如下：
1.简单PLD器件包括哪几种类型的器件？他们之间有什么相同点和 不同点？ 答：PLD器件一般可分为4种：PROM、PLA、PAL、GAL器件 相同点： 简单PLD的典型结构是由与非门阵列、或门阵列组成，能够以“积之和” 的形式实现布尔逻辑函数，因为其任意一个组合逻辑都可以用“与或”表达式来描述，所以能够完成大量的组合逻辑功能，并且具有较高的速度和较好的性能。 不同点： PROM：（1）与阵列固定，或阵列可编程 （2）当输入的数目太大时，器件功耗增加，巨大阵列开关时间也会导 致其速度缓慢，但其价格低，易于编程，没有布局、布线问题，性能 完全可以预测。 PLA：（1）与阵列和或阵列都可编程 （2）由于与阵列可编程，使得PROM中由于输入增加而导致规模增加的问题不复存在，从而有效地提高芯片的利用率，其用于含有复杂的随 机逻辑值换的场合是较为理想，但其慢速特性和相对高的价格妨碍了 它被广泛使用。 PAL：（1）或阵列固定，与阵列可编程 （2）与阵列可编程特性使输入项可以增多，而固定的或阵列又使器件得以简化。在这种结构中，每个输出是若干乘积项之和，乘积项数目有 时固定的。其结构对于大多数逻辑函数是有效的，同时此结构也提供 了较高的性能和速度,一度成为PLD发展史的主流。 GAL：其吸收先进的浮栅技术，并与CMOS的静态RAM结合，成了E2PROM 技术，从而使GAL具有了可电擦写、可重复编程、可设置加密功能。 GAL的输出可由用户来定义，他的每个输出端都集成着一个可编程的 输出逻辑宏单元。 2.Altera公司MAX7000系列CPLD有什么特点？ MAX7000系列是高密度、高性能的CMOS CPLD，采用先进的0.8umCMOS EEPROM技术制造，它提供600~5000可用门，引线端子到引线端子的延时为6ns，计数器频率可达151.5MHz，它主要有逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制模块组成。
计算器设计 专业：电子信息工程 设计者：
摘要 本文介绍了一个简单的计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。系统由计算部分、输入部分、选择部分、输出部分组成，计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。 关键字：VHDL，计算器，QuartusII
目录 一．实验目的 (4) 二、流程图 (4) 三．顶层原理图 (5) 四、各个模块 (6) (1)加法器模块 (6) 1、封装元件 (6) 2、加法器程序 (7) 3、仿真结果 (7) （2）减法器模块 (8) 1、封装元件 (8) 2、减法器程序 (9) 3、仿真结果 (10) 4、硬件运行结果 (11) （3）乘法器模块 (12) 1、封装元件 (12) 2、乘法器的设计思想 (12) 3、乘法器程序 (13) 4、仿真结果 (14) 5、硬件运行结果 (14) （4）除法器模块 (15) 1、封装元件 (15) 2、除法器设计思想 (15) 3、除法器程序 (16) 4、仿真结果 (16) 5、硬件运行结果 (17) （5）8位除法器 (18) 1、封装元件 (18) 2、8位除法器设计思想 (18) 3、8位除法器程序 (19) 4、仿真结果 (21) （6）数码管七段译码电路 (22) 1、封装元件 (22) 2、共阴极七段显示码十六进制转换表 (22) 3、七段译码器程序 (23) 4、仿真结果 (23) （7）选择模块 (24) 1、封装元件 (24) 2、程序 (25) 五、管脚锁定 (25) 六、小结与收获 (26)
EDA上机实验报告 实验1：T触发器 一、实验目的 1、认识T触发器。 2、掌握T触发器的逻辑功能和动作特点。
3、利用VHDL软件实现具有T触发器的数字电路。 二、实验原理 设计的是一个不带置位的T触发器，数据输入端为t,时钟输入端为clk，两个反相的输出端a,b。 当t=0时，T触发器保持前一状态的值； 当t=1时，T触发器状态在时钟边沿（上升沿）的作用下发生翻转。 三、程序及仿真图 library ieee; use ieee.std_logic_1164.all; entity T is port(t, clk: in std_logic; a: out std_logic; b: out std_logic); end T; architecture Behavioral of T is signal buf: std_logic:= '0'; begin process(clk) begin if clk' event and clk = '1' then if(t ='1') then buf <= not buf;
else buf <= buf; end if; end if; end process; a <= buf; b <= not buf; end Behavioral; 信号t的设置： 参数设置：
仿真图： 四．实验遇到的难点以及解决方法
开始输入程序的时候，综合总是显示正确，但是无法仿真成功，究其原因是没有对信号buf赋初值。在程序综合的时候，信号的初 值不是必须的，综合时初值是被忽略的，如果没有给信号buf赋初值，可成功综合但不能成功仿真，一定要注意这一点。 实验2函数发生器 一、实验原理及方法 脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是 要产生一个周期和占空比可变的脉冲波形。可控脉冲发生器的 实现原理比较简单，可以简单的理解为一个计数器对输入的时 钟信号进行分频的过程。通过改变计数器的上线来达到改变周 期的目的，通过改变电平翻转的阀值来达到改变占空比的目的。 二、VHDL实现 1、程序实现过程： entity hanshu is port(clk, reset: in std_logic; q: out std_logic_vector(7 downto 0)); end hanshu; architecture a of hanshu is
EDA设计报告彩灯控制器 （老师：宗汝） 班级： 学号： 姓名：
一．设计要求 设计能让一排灯（8只）自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式： ◆规则变化。变化节拍有0.5秒和0.25秒两种,交替出现,每种节拍可有8种花样,各执行一或二个周期后轮换。 彩灯变化方向有单向移动,双向移动,跳跃移动等。 ◆随机变化。变化花样相同，但节拍及花样的转换都随机出现。 二.设计方案 (1).分频模块。要产生快慢两种节拍，则首先需要有分频器模块，0.5秒和0.25秒两种则可选择四分频和八分频。通过按键进行选择切换。则clk为输入时钟信号，需经分频器分频并输入到LED显示电路；clr为复位清零信号，高电平有效，有效时，电路无条件的回到初始状态；OPT为频率快慢选择信号，低电平节奏快，高电平节奏慢； （2）LED显示模块。经过分频的时钟信号输入LED显示电路中，使电路有规律的输出按照设定的各种花样变化。xuan为选择彩灯变化花样信号，便于改变彩灯花样。而最后就是输出彩灯变化花样led。 三.系统程序设计 分频器模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FENPINQI is port( clk:in std_logic; clr:in std_logic; opt:in std_logic; clkout:out std_logic ); end FENPINQI; architecture arc of FENPINQI is signal clk_tmp: std_logic; signal counter: std_logic_vector(1 downto 0); begin process(clk,clr,opt) begin if clr='1' then --清零 clk_tmp<='0'; counter<="00"; elsif clk'event and clk='1' then
在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统的设计。本次实验我完成的内容是简单计算器的设计，下面我简单的进行一下原理的阐述。 设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出的计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、 *、/ 四种运算，其中除法的结果显示分为商和余数两部分，分别用两位数码管显示。为了完成要求的效果显示，我先设计了一个简单的四则运算器，为了使其结果能清楚的看到，所以计算器模块和一个7段数码管模块连接。实验要求，输入分别用两位数码管显示，输出用四位数码管显示，所以用一个3—8译码器和数码管连接，通过开关控制，形成动态显示。从左向右，依次是第一位数码管显示a的高四位，第二位数码管显示a的低四位；第三位数码管显示b的高四位，第四位数码管显示b的低四位；第五位数码管到第八位数码管显示输出的结果。通过改变时钟，使其看起来像同时显示在数码管上。
设计流程如下图，分别用两个数码管表示八位二进制数，用一个case 语句表示输入数值采用哪种运算方式，分别用00，01，10，11表示加，减，乘，除。用3—8译码器选择从哪个数码管输出。 硬件流程图 输出结果 A. B 的显示 软件流程图 LED 灯接线部分显示： 中心控制 复位 编码 数码管输出 输入A 输入B 运算选择C 输出out L E D 8 L E D 7 L E D 6 L E D 5 L E D 4 L E D 3 L E D 2 L E D 1
《EDA技术(II)》课程论文 题目：基于VHDL的数字频率计设计学院：信息与电气工程学院 专业：电气工程及其自动化 姓名：曹家华182440027 王媛182440033 高琳185140054 指导教师：郑伟 成绩： 完成日期：2016 年7 月10 日
随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，知道生成器件。上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。 1．设计内容 分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。 2．设计原理 频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的
间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。 3.设计功能 四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。 4.频率计方案的设计 根据频率计的测频原理，可以选择合适的时基信号即闸门时间，对输入被测信号脉冲进行计数，实现测频的目的。在这个设计前，我们加入了一项测试周期的功能。在实验过程中，要在频率计提供的基信号和输入信号之间做出选择，充当时基信号即闸门时间。当测频率的时候，要以输入信号作为时钟信号，因为输入信号的频率大于频率计提供的基准频率，在频率计提供的基准信号周期内，计算输入信号的周期数目，再乘以频率计基准频率，就是输入信号的频率值了。此时的时基信号为频率计的基准信号。当测周期的时候，要以频率及提供的基准信号作为时钟信号，因为频率及提供的时基频率大于输入信号的频率，在输入信号周期内，计算频率计提供的基准信号的周期数目，再乘以基准信号频率，就是输入信号的周期值了。此时的时基信号为输入信号。 ㈠方案设计思路 1.时基的设计
班级 021039 学号 02103121 EDA报告 题目 VHDL设计初步 学院电子工程学院 专业信息对抗技术 学生姓名 导师姓名
目录 第一章实验部分（秒表） (2) 1、程序设计： (2) 2、程序代码 (2) 3、程序调试 (4) 第二章习题部分 (8) 习题一 (8) 习题二 (8) 习题三 (10) 习题四 (11) 习题五 (12) 习题六 (14) 习题七 (17)
第一章实验部分（秒表） 1、程序设计： 秒表显示共有6位，两位显示分，两位显示秒，十分秒和百分秒各一位。设计时使用一个计数器，随着时钟上升沿的到来循环计数，每计数一次，百分秒位加一，通过百分秒位满十进位来控制十分位的计数，十分位满十进位，依次类推，实现秒表计数。 为实现秒位的计时精确，百秒位必须以0.01秒的时间间隔计数，即时钟的频率是100Hz。为此，本设计采用3MHz的时钟频率通过分频得到100Hz的时钟频率，再送给控制时钟以得到比较精确的CLK信号。其中，时钟信号CLK为3MHz 的时钟频率，分频后得到的时钟为CLK2，输出引脚CLK2和输入引脚CLK2在外部相连，实现将分频后的时钟送入。 2、程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MIAOBIAO IS PORT (CLK,CLK1,STA,POS,STO,RST: IN STD_LOGIC; CQ1,CQ2,CQ3,CQ4,CQ5,CQ6 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CLK2:OUT STD_LOGIC ); END MIAOBIAO; ARCHITECTURE BEHAV OF MIAOBIAO IS BEGIN PROCESS(CLK) --由频率为3MHz的时钟产生频率为100Hz的时钟VARIABLE NUM:INTEGER RANGE 0 TO 15000;--定义计数器 VARIABLE Q:STD_LOGIC;
EDA大作业二终结报告 █████████████一、预习报告 二、阐述设计思路
1、键盘读入模块 键盘读入模块的作用是向下一模块（控制模块）传递按键是否按下以及按键值为多少。根据矩阵键盘的原理，检测行线上的电平值，可以判断矩阵键盘中有无按键按下。当检测到有按键被按下之后，对列线的电平值进行跑马灯式扫描（S1、S2、S3、S4状态，分别指扫描第1、2、3、4列的信号），若检测到某列有低电平则（进入S5状态）可以由当前的行线电平值和列线电平值确定所按键的值。对于长按键的设计，当检测到有按键时进入S5状态（有按键按下的状态），检测到按键还在被按下状态（行线电平值不为1111）的话，则不进行下一次扫描，直到检测到按键被松开（行线电平值为1111）时，进行下一次扫描（进入S0状态）。对于按键防抖的设计，当检测到行线电平值不为1111时，进入S1、S2、S3、S4状态时都再一次进行行线电平值的判断，如果此时行线电平值没有回到1111，则可以认定这次按键是有效的；若此时检测到行线电平值回到1111，则可以认定这是一个抖动，然后回到S0状态。对于是否有按键按下的输出（key_ready），定义中间变量flag1、flag2、flag3以及按键按下标志flag，flag1是flag的延时，flag2是flag的上升沿检测结果，flag3是flag2的延时，flag2在有按键输出的时候只保持一个时钟周期，由于采用非阻塞式赋值，在有按键按下时flag3会产生一个时钟周期的高电平，作为有按键按下的标志（也可以直接以key_busy作为下一级输入，不过要取key_busy得下降沿，不符合同步电路的设计要求）。 键盘读入模块状态机示意图 2、控制模块 控制模块的作用是根据键盘读入模块读入的值进行处理，向显示模块传递要在数码管上显示的数字。状态转化图如下。
电子科大20春《EDA技术》在线作业1 一、单选题 1.在VHDL中，结构体内部是由（）语句组成的。 A.顺序 B.并行 C.顺序和并行 D.任何 正确答案：A 2.库（LIBRARY）包括哪几大类 A.IEEE 库、STD 库、面向ASIC的库、用户定义库 B.IEEE 库、STD 库、WORK库、用户定义库 C.IEEE 库、STD 库、WORK库、面向ASIC的库、用户定义库 D.STD 库、WORK库、面向ASIC的库、用户定义库 正确答案：C 3.下面哪一条命令是MAXPLUSII在时序仿真时执行加载节点的命令（）。 A.file- set project to current file B.assign-pin/location chip C.node-enter node from SNF D.file-create default symbol 正确答案：C 4.在元件例化语句中，用_______符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP （）中的信号名关联起来。 A.= B.:= C.<= D.=> 正确答案：D 5.EAB中RAM的大小可灵活配置，Altera FLEX 10K 系列器件中的EAB作RAM用时，有哪几种配置模式 A.512x8，1024x4，2048x2，4096x1 B.256x8，512x4，1024x2，2048x1 C.256x4，512x2，1024x1 D.256x16，512x8，1024x4，2048x2 正确答案：B 6.下列关于变量的说法正确的是 A.变量是一个局部量，它只能在进程和子程序中使用。 B.变量的赋值不是立即发生的。 C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D.变量赋值的一般表达式为目标变量名表达式。 正确答案：A 7.进程语句的启动条件是 A.wait语句或敏感信号量 B.wait语句
一、选题目的 大二学过数电之后大三接触EDA数电逻辑设计，老师上课主讲EDA中的VHDL 语言设计部分，上课听讲感觉认真编写程序，借助程序调试，功能/时序的波形仿真，结果应该不会有太偏的问题，个人感觉关键是在FPGA板上下载运行最好是现象明显直观，涉及的运算单元少的实验，所以我选择做流水灯，感觉老师布置的流水灯的题目要求太多了，我就算自定义一个流水灯吧，希望徐老师不要怪我能力有限。 二、设计目标 设计能让一排灯（8只）自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。八个彩灯的变化方式有8种，分别实现1：从右向左灭灯2：从左向右灭灯 3：从右向左亮灯4：从左向右亮灯 5：从两侧向中间灭灯（两侧各一个） 6：从两侧向中间灭灯（两侧各两个） 7：从右侧向左侧亮灯（一侧两个） 8：交叉闪烁 按照实际生活中常见的流水灯变化，设计的这8种花形变化实现自动循环变化。 三、实现方案（包括原理框图和VHDL设计流程图）
四、设计过程（包括关键模块的仿真结果）VHDL library IEEE; use IEEE.STD_LOGIC_1164.all; useIEEE.STD_LOGIC_unsigned.all; entity led1 is port( sysclk: in std_logic; dout: out std_logic_vector(7downto 0) ); end led1; architecturejgt of led1 is signalcnt : std_logic_vector ( 7 downto 0); --variable count:integer RANGE 0 TO 7; signal count : std_logic_vector(5 DOWNTO 0); begin process(sysclk) begin if ( sysclk'event and sysclk = '1') then cnt<= cnt + 1; if (cnt = "11110111") then cnt<= "00000000" ; count<=count+1; end if ; end if; end process; process (count) begin case count is when "000000" =>dout<= "11111110"; when "000001" =>dout<= "11111101"; when "000010" =>dout<= "11111011"; when "000011" =>dout<= "11110111"; when "000100" =>dout<= "11101111"; when "000101" =>dout<= "11011111"; when "000110" =>dout<= "10111111"; when "000111" =>dout<= "01111111"; when "001000" =>dout<= "10111111"; when "001001" =>dout<= "11011111"; when "001010" =>dout<= "11101111"; when "001011" =>dout<= "11110111"; when "001100" =>dout<= "11111011";
14秋《EDA技术》在线作业3 单选题 一、单选题（共20 道试题，共100 分。） 1. VHDL常用的库是 A. IEEE B. STD C. WORK D. PACKAGE -----------------选择：A 2. 请在下例的语句中选择所需的符号____。signal a,b,c : std_logic;c____a＋b after 10ns; A. :＝ B. <＝ C. ＝＝ D. ＝ -----------------选择：B 3. 下列关于元件例化语句的说法正确的是 A. 位置关联方式与顺序有关，名称关联方式与顺序有关。 B. 位置关联方式与顺序有关，名称关联方式与顺序无关。 C. 位置关联方式与顺序无关，名称关联方式与顺序有关。 D. 位置关联方式与顺序无关，名称关联方式与顺序无关。 -----------------选择：B 4. 符合1987VHDL标准的标识符是 A. 2A B. A+2 C. A_2 D. 22 -----------------选择：C 5. 下面哪个说法是错误的 A. 进程语句与进程语句之间是并行执行的，进程语句内部是顺序执行的 B. 进程语句是可以嵌套使用的 C. 块语句与块语句之间是并行执行的，块语句内部也是并行执行的 D. 块语句是可以嵌套使用的 -----------------选择：B 6. 值为“1110”的标准逻辑矢量，进行ror运算后值为____________ 。 A. 1100 B. 1010 C. 0111 D. 0011 -----------------选择：C 7. 若a=1，b=2，下面程序执行后，a和b的值分别为。architecture rtl of entityName is signal
——EDA技术与Verilog HDL 交 通 灯 设 计 学院：电子信息学院 专业：电气工程及其自动化 班级： 学号： 姓名：
目录 前言--------------------------------------------------------------------1 一、设计任务------------------------------------------2 二、题目分析与整体构思---------------------------------2 三、硬件电路设计--------------------------------------3 四、程序设计------------------------------------------7 五、设计创新-----------------------------------------12 六、心得体会-----------------------------------------13 七、参考文献-----------------------------------------13
前言 伴随着社会的发展以及人类生活水平的提高,汽车的数量在D的DEA技术的发展和应用领域的扩大与深入，EDA技术在电子信息，通信，自动，控制及计算机应用等领域的重要性日益突出。随着技术市场与人才市场对DEA的不断的增加,交通的问题日益突出，单单依靠人力来指挥交通已经不可行了,所以，设计交通灯来完成这个需求就显的越加迫切了.为了确保十字路口的行人和车辆顺利、畅通地通过,往往采用电子控制的交通信号来进行指挥。以下就是运用数字电子设计出的交通灯：其中红灯亮,表示该条路禁止通行；黄灯亮表示停车；绿灯亮表示允许通行。 一﹑设计任务 1.1设计要求: 设计一个十字路口的交通灯控制系统，用实验平台上的LED发光二极管显示车辆通过的方向（东西和南北各一组），用数码管显示该方向的剩余时间。要求：工作顺序为东西方向红灯亮45秒，前40秒南北方向绿灯亮，后5秒黄灯亮。然后南北方向红灯亮45秒，前40秒东西方向绿灯亮，后5秒黄灯亮。依次重复。有紧急事件时允许将某方向一直开绿灯或者开红灯，另外允许特定情况两方向均为红灯，车辆禁行，比如十字路口恶性交通事故时，东西，南北两个方向均有两位数码管适时显示该方向亮灯时间。 二、题目分析与整体构思 (1)该交通灯控制器应具备的功能 设东西和南北方向的车流量大致相同，因此红、黄、绿灯的时长也相同，定为红灯45sec，黄灯5sec，绿灯40sec，同时用数码管指示当前状态（红、黄、绿）剩余时间。另外，设计一个紧急状态，当紧急状态出现时，两个方向都禁止通行，指示红灯。紧急状态解除后，重新计数并指示时间。 (2) 实现方案 一从题目中计数值与交通灯的亮灭的关系如图（1）所示
▆ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ▆ ▆福建师范大学网络与继续教育学院 《EDA 技术》（开卷） 姓名： 专业： 学号： 学习中心： 第一题：填空题（每题3分，共30分） 1. EDA 技术的发展分为CAD 、 CAE 和 ___EDA_____三个阶段。 2. EDA 的设计输入主要包括 文本输入、 图形输入 、 波形输入 。 3. 当前最流行的并成为IEEE 标准的硬件描述语言包括： __VHDL__和 Verilog HDL 。 4. 有三种端口类型，分别是 物理端口 、 逻辑端口 和 自定义端口 。 5. 输入和双向端口不能声明为 寄存器 型。 6. 在常量表达示中，二进制是用 B 字母表示，八进制是用 O 字母表示，十六进制是用 H 字母表示。 7. 宽度为1位的变量称为 标量 ，如果在变量声明中没有指定位宽， 则默认为 标量 。线宽大于1位的变量(包括net 型和variable 型)称为 向量 。 8. 表达式：8`h55&&8`haa 的值为 1 ，表达式：8`h55 & 8`haa 的值为多少 0 。 9．语句 out=sel?inl:in0; 表示的意义是： 输出选择in1或in0 。 10．语句{3{a,b}} 表示的意义是： ab 点的坐标 。 第二题：简答题（每题5分，共20分） 1. 什么是IP 复用技术?IP 核对EDA 技术的应用和发展有什么意义? 答：IP 可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC 设计提供开发基础、和开发平台。IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2. 基于FPGA/CPLD 的数字系统没计流程包括哪些步骤? 答：1.设计输入，用一定的逻辑表达手段表达出来。 2.逻辑综合，将用一定的逻辑表达手段表达出来的设计经过一系列的操作， 分解成一系列的逻辑电路及对应关系（电路分解）。 3.目标器件的适配，在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）。 4.目标器件的编程/下载，将前面的软件设计经过编程变成具体的设计系统（物理实现）。 5.仿真/硬件测试，验证所设计的系统是否符合要求。同时，再设计过程中要进行有关“仿真”，即模拟有关设计结果，验证是否与设计构想相符。 3. 说明GAL 的OLMC 有什么特点，它怎样实现可编程组合电路和时序电路? 答：输出逻辑宏单元（Output Logic Macro Cell, OLMC),此结构使得PLD 器件在组合逻辑和时序逻辑中的可编程或可重构性能都成为可能。 GAL16V8型号的器件，它包含了8个逻辑宏单元OLMC ，每一个OLMC 可实现时序电路可编程，而其左侧的电路结构是与阵列可编程的组合逻辑可编程结构。GAL 的OLMC 单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等，为逻辑电路设计提供了极大的灵活性。 GAL 的输出逻辑宏单元OLMC 中含有4个多路选择器，通过不同的选择方式可以产生多种输出结构，分别属于3种模式，一旦确定了某种模式，所有的OLMC 都将工作在同一种模式下。下图为其中一种输出模式对应的结构。 4. 阻塞赋值和非阻塞赋值有什么本质的区别? 答：1、阻塞赋值 阻塞赋值用等号（=）表示。为什么称这种赋值为阻塞赋值呢？因为在赋值时先计算RHS 部分的值，这是赋值语句不允许任何别的Verilog 语言的干扰，直到现行的赋值完成时刻，即把RHS 赋值给LHS 的时刻，它才允许别的赋值语句的执行。 一般可综合的赋值操作在RHS 不能设定延时（即使是0延时也不允许）。从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质的延迟。若在RHS 上加延迟，则在延迟时间会阻止赋值语句的执行，延迟后才进行赋值，这种赋值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。 所谓阻塞的概念是指在同一个always 块中，其后面的赋值语句从概念上是在前一句赋值语句结束之后再开始赋值的。 2、非阻塞赋值 非阻塞赋值用小于等于号（<=）表示。为什么称这种赋值为非阻塞赋值呢？因为在赋值开始时计算RHS 表达式，赋值操作时刻结束时更新LHS 。在计算非阻塞赋值的RHS 表达式和更新LHS 期间，其他的Verilog 语句，包括其他的非阻塞赋值语句都可能计算RHS 表达式和更新LHS 。非阻塞赋值允许其他的Verilog 语句同时进行操作。非阻塞赋值可以看作两个步骤的过程：（1）在赋值开始时，计算非阻塞赋值RHS 表达式；（2）在赋值结束时，更新非阻塞赋值LHS 表达式。 非阻塞赋值操作只能用于对寄存器类型变量进行赋值，因此只能用在“initial ”块和“always ”块等过程块中，而非阻塞赋值不允许用于连续赋值。 第三题：程序分析题（每题15分，共30分） 1. 分析程序并画出逻辑电路图及逻辑表达式：
EDA技术实践报告十进制加法计数器 姓名：王浩 学号： 121104109 专业：电气自动化 班级： 12级自动化二班 日期： 2014.6.20
目录 第1章前言 (1) 1.1摘要 (1) 第2章设计说明 (2) 2.1设计思路 (2) 2.2模块介绍 (2) 2.3真值表 (3) 第3章原理图 (5) 第4章波形仿真图 (10) 第5章管脚锁定及连线 (11) 第6章总结 (13)
第一章前言 本次课程设计介绍了一种基于数字电子技术的十进制加法器实现了如下功能： 1.用四个数码管显示加数与被加数和结果 2.设置加数和被加数。当加数和被加数超过9时显示“E”，计算结果显示为“EE” 3.分别用四个拨码开关控制加数与被加数 4.当加数、被加数超过9时，蜂鸣器报警5秒 EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为实验工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化建、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。 利用EDA技术进行电子系统的设计，具有以下几个特点：1.用软件的方式设计硬件；2.用软件方式设计的系统到硬件系统的转换是由有关的开发软件自当完成的；3.设计过程中可用有关软件进行仿真；4.系统可现场编程，在线升级；5.整个系统可集成在一个芯片上，体积小，功能低，可靠性高。因此，EDA技术是现代电子设计的发展趋势。 1.1摘要 此次设计是十进制加法器，用74238进行加法部分，根据BCD码加法运算规则，当俩数相加的结果小于或等于9时，相加结果与二进制数相加结果一致，当相加结果大于9时，相当于按二进制数相加所得的结果再加6. 当加数或被加数超过九时，数码管显示E，结果显示EE。蜂鸣器报警5秒钟。 关键字：十进制加法器，数码管显示，蜂鸣器报警
EDA实验报告 班级：021211班 指导老师：杨明磊
实验一：QUARTUS II软件使用及组合电路设计 仿真 一、实验目的： 学习QUARTUS II软件的使用，掌握软件工程的建立、VHDL源文件的设计和波形仿真等基本内容； 二、实验内容： 1.四选一多路选择器的设计 首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。 （1）、功能及原理 原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。其主要功能是从多路数据中选择其中一路信号发送出去。所以它是一个多输入、单输出的组合逻辑电路。 功能：当选择控制端s10=00时，输出a y=；s10=01时，输出b y=；s10=10时，输出c y=；s10=11时，输出d y=。 （2）、逻辑器件符号 （3）、VHDL语言
（4）、波形仿真 （5）、仿真分析 由波形可知：当s10=00时，y的波形与a相同； 当s10=01时，y的波形与b相同； 当s10=10时，y的波形与c相同； 当s10=11时，y的波形与d相同； 与所要实现的功能相符，源程序正确。 2、七段译码器程序设计仿真 （1）、功能及原理 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利
用VHDL译码程序在FPGA或CPLD中实现。实验中的数码管为共阳极，接有低电平的段发亮。例如当LED7S输出为 "0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5”。 （2）、逻辑器件符号 （3）、VHDL语言
EDA报告 题目 VHDL设计初步 学院电子工程学院 专业 学号 导师姓名朱燕
目录 第一章实验部分（流水灯） (3) 1、程序设计： (3) 2、程序代码........................................................................................... 错误！未定义书签。 3、程序调试........................................................................................... 错误！未定义书签。 第二章习题部分............................................................................................. 错误！未定义书签。 习题一..................................................................................................... 错误！未定义书签。 习题二..................................................................................................... 错误！未定义书签。 习题三..................................................................................................... 错误！未定义书签。 习题四..................................................................................................... 错误！未定义书签。 习题五..................................................................................................... 错误！未定义书签。 习题六..................................................................................................... 错误！未定义书签。 习题七..................................................................................................... 错误！未定义书签。 引言 随着大规模集成电路技术和计算机技术的不断发展,在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的 电子系统设计工作中,EDA技术的含量正以惊人的速度上升;电子类 的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发,EDA技术常常使一些原来的技术瓶颈得以轻松突破,从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻,EDA技术将迅速成为电子设计领域中的极其重要的组成部分。