华中科技大学数字逻辑实验报告
姓名:
专业班级:
学号:
指导老师：
完成时间：
实验一：组合逻辑电路的设计
一、实验目的：
1．掌握组合逻辑电路的功能测试。
2．验证半加器和全加器的逻辑功能
3．学会二进制的运算规律。
二、实验所用组件：
二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。
三、实验内容：
内容A：全加全减器。
实验要求：
一位全加/全减法器，如图所示：
电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。
实验步骤：
1．根据功能写出输入/输出观察表：
2．
3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图：
5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。
实验结果：
电路连接好后，经检测成功实现了一位全加/全减法器的功能。
内容B：舍入与检测电路的设计：
试验要求：
用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示：
（1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。
（2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。
实验步骤
1．按照所给定的实验要求填写出F1，F2理论上的真值表。
2．根据真值表给出F1和F2的卡诺图。
3．根据逻辑表达式画出电路的平面图：
4．检查导线和芯片是否完好无损坏，根据电路图和逻辑表达式连接电路。
5．波动开关输入8421代码，观察显示灯的状况并填写出实际的F1，F2取值表，并与理论值相对比，确定电路连接是否正确。
实验结果：
电路连接完成后，经检测成功实现舍入与检测电路的功能。
实验二：同步时序逻辑电路设计
实验目的：
掌握同步时序逻辑电路实验的设计方法，验证所涉及的同步时序路逻辑电路，对深对“同步”和“时序”的理解。
实验器材：
双D触发器组件2片，型号为74LS74 负沿双JK触发器组件2片，型号为74LS73 二输入四与非门组件2片，型号为74LS00 二输入四或非门组件1片，型号为74LS02 三输入三与非门组件1片，型号为74LS10 二输入四异或门组件1片，型号为74LS86 六门反向器组件2片，型号为74LS04
实验内容：
内容A：
利用所给组件，设计一个同步模4可逆计数器，框图如图所示：
实验步骤
1：画出该电路的状态图：
2．根据状态图做出状态表
3.做出卡诺图，确定逻辑表达式。
J2卡诺图
k2卡诺图
J1卡诺图
逻辑表达式为：
Z=(xy2y1)(xy2y1) 4．根据逻辑表达式画出电路的平面图
实验结果：经检测成功实现可逆计数器的功能。
内容B：
实验原理：
利用所给组件按照Mealy型和Moore型同步时序逻辑电路的设计方法设计一个“1001”序列检测器，其框图下所示
该电路的逻辑功能是，在输入端X上串行输入随即二进制代码，输入信号为电平信号。每当输入的代码中出现“1001”序列时，在输出端Z产生一个高电平，即Z=1，其他情况下Z=0。典型输出、输入序列如下：
X：0100101011001001
Z：0000100000001001
实验步骤：
1：画出状态图
2：做出状态表：
在使用D触发器的前提下确定出激励的取值
4.做出卡诺图求取触发器的逻辑表达式。
D2=x(y2⊕y1)
D1=x+y2y1=x y2 y2
5. 根据逻辑表达式画出电路的平面图
7. 根据逻辑电路图利用现有导线和试验台连接成所需要的电路
8. 确定输入开关和输出的指示灯，接通电源。
9. 按照状态表中的输入捉个输入到逻辑电路中进行测试
10.将输出结果与状态表中的语气结果进行对比
实验结果:经检测成功实现了序列检测器的功能。
实验三异步时序逻辑电路的设计
实验目的：
熟悉并掌握脉冲异步时序逻辑电路的分析方法，加深对异步时序逻辑电路的理解。掌握点评异步时序逻辑电路实验的设计方法及如何消除灵界竞争。
实验器件：
双JK触发器芯片二片，型号为74LS7，二输入四与非门芯片一片，型号为74LS08
二输入四“与非”门二片，型号为74LS00，六门反相器一片，型号为7LS04
三输入三“与非”门二片，型号为74LS10
实验内容：
用电瓶一步逻辑电路实现下降沿出发的D触发器（无空翻）。
典型的输入输出时间图如下：
X2(CP)
X1(D)
Z(Q)
对其中各个状态进行化简。
2
3
4
5
6
7
8
1 2 3 4 5 6 7
可知，相容对有（1,2），（1,3），（2,3），（4,8），（5,6），（5,7），（5,8），（6,7），（6,8），（7,8）
得到最大相容类为（1,2,3），（4）（5,6,7，8）
化简流程表进行二进制编码：
对其进行编码：
得到Y2=(x2y1)(x1y1)(x2y2)
Y1=(x2y1)(x2x1)
最后，根据所确定的激励和输出的逻辑表达式做出平面的电路图。
实验结果：经检测成功实现了下降沿触发的D触发器。
实验体会：
连接电路时，由于对芯片的内部组成结构不够了解，以致连接速度较慢，并且容易连错。按照平面电路图进行连接时，要有条理，按一定次序连接，最好在电路图上标好各连接点的位置，以便理清线路与电路图的对应顺序，方便出错后对电路图进行查错。
适当的变换逻辑表达式，所得的电路图可能会更容易连接成功，我所在的一组做实验时就曾出现过因为逻辑表达式过于复杂而导致连线时屡屡出错，对逻辑表达式适当变换后才连接成功的情况，所以在进行数字逻辑实验时一定要注重自己的逻辑表达式。
在第二次实验中我们组因为对实验要求理解有误而导致电路连好后总是得不到正确的输出结果，反复检测电路连接问题，反而浪费了大量时间，最后才发现是自己的逻辑表达式错了，经修改后才得出正确的结果。经过这次教训我了解到在实验前必须先把握好题目要求再开始进行设计，不然只会白白浪费时间。
数字逻辑实验给我最大的感受就是要认真细心，如果不能做到这一点，很可能连线时就会搞的一塌糊涂，密密麻麻的接线连花了眼。所以一定要细心认真，有条理、有次序地进行连接，方能成功实现自己的逻辑表达式。
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
数字逻辑实验报告（1） 数字逻辑实验1 一、系列二进制加法器设计50% 二、小型实验室门禁系 统设计50% 总成绩 姓 名： 学 号： 班 级： 指 导 教 师： 计算机科学与技术学院 评语：（包含：预习报告内容、实验过程、实验结果及分析） 教师签名
20 年月日 数字逻辑实验报告系列二进制加法器设计预习报告
一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 软件一套。 4、实验内容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和
和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器 利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入A 3、A 2 、A 1 、A 、B 3 、B 2 、B 1 、B 和C ，五个输出S 3 、S 2 、S 1 、S 和C 4 。输入 A= A 3A 2 A 1 A 、B= B 3 B 2 B 1 B 和C 分别为被加数、加数和来自低位的进位，输出S= S 3 S 2 S 1 S 和C o 为本位和和向高位的进位。 （5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性 将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。 图1-1“私有”的先行进位的四位二进制并行加法器
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
实验一：组合逻辑电路设计与分析 一、实验目的 （1）掌握组合逻辑电路的特点； （2）利用组合逻辑转换仪对组合逻辑电路进行分析。 二、实验原理 组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻的输入信号的取值组合。根据电路的特定功能，分析组合逻辑电路的过程。 三、实验电路及步骤 （1）利用逻辑转换仪对已知电路进行分析 实验连接图如下： U1A 74LS136D U1B 74LS136D U1C 74LS136D U2A 74LS04D U2B 74LS04D U2C 74LS04D XLC1 A B 真值表和逻辑表达式如下： （2）根据要求利用逻辑转换仪进行逻辑电路分析。 问题的提出：火灾报警器只有在烟感、温感和紫外线三种不同类型的火灾探测器中两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号。
四、思考题 （1）设计一个四人表决电路。如果3人或者3人以上同意，则通过；反之，则被否决。用与非门实现。 （2）利用逻辑转换仪对下图所示逻辑电路进行分析 五、实验体会
实验二：编码器、译码器电路仿真实验 一、 实验目的 （1）掌握编码器、译码器的工作原理。 （2）常见编码器、译码器的作用。 二、 实验原理 数字信号不仅可以用来表示数，还可以用来表示各种指令和信息。通过编码和译码来实现。 （1）编码是指在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。能完成编码功能的电路统称为编码器。 （2）译码是编码的逆过程，将输入的每个二进制代码赋予的含义翻译出来，给出相应的输出信号。 U1 74LS148D A 0 9 A 17A 26G S 14 D 313D 41D 52D 212D 111D 0 10 D 74D 63 E I 5E O 15 U2 74LS138D Y 0 15 Y 114Y 213Y 312Y 411Y 510Y 69Y 77A 1 B 2 C 3G 1 6~G 2A 4~G 2B 5 图2-1 编码器74LS148D 和译码器74LS138D 三、实验电路 （1）8-3线优先编码器 实验电路图如下：
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
实验名称： 数字逻辑实 验 系 别： 年 级： 专 业： 班 级： 学 号： 姓 名： 成 绩： 任课教师： 2016 年 5 月 21 日 试验一门电路逻辑功能及测试
1、实验目的 1、熟悉门电路逻辑功能 2、熟悉数字逻辑学习机及示波器的使用 2、实验仪器及材料 器件： 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 二输入端四异或门 1片 3、预习要求 1、复习门电路工作原理及相应的逻辑表达式 2、熟悉所用集成电路的引线位置及各引线用途 3、了解双踪示波器使用方法 4、实验内容 实验前先检查机器电源是否正常。 1、测试门电路逻辑功能 （1）选用双四输入与非门74LS20一只，插入电路板，连线后根据芯片图检测门电路功能是否正确。 （2）将电平开关按表1.1置位，分别测出输出电压及逻辑状态。 表1.1 输入输出 1234Y H H H H L H H H L L H H L L L H
L L L L 2、 异或门逻辑功能测试 （1）二输入四异或门电路74LS86，按图1.2接线，输入端1，2，4，5接电平开关，输出端A、B、y接电平显示发光二 极管。 （2）将电平开关按表1.2置位，将结果填入表中。 输入 输出 A B Y L L H L H H H H H H L H L L L L L L H L H H L H 3、逻辑电路的逻辑关系 （1）用74LS00按图1.3，1.4接线，将输入输出的逻辑关系分别填入表1.3，1.4中。
（2）写出上面两个电路逻辑表达式。 5、思考 怎样判断门电路逻辑功能是否正常？
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
数字逻辑实验报告（2） 数字逻辑实验2 多功能电子钟系统设计成绩 评语：（包含：预习报告内容、实验过程、实验结果及分析） 教师签名 姓名： 学号： 班级：物联网1701 指导教师：徐有青 计算机科学与技术学院 20 年月日
数字逻辑实验报告 多功能电子钟系统设计实验报告
多功能电子钟系统设计 1、实验名称 多功能电子钟系统设计。 2、实验目的 要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。 多功能数字钟的基本功能如下： （1）显示时、分、秒； （2）可以采用24小时制或12小时制（上午和下午）； （3）整点报时，整点前10秒开始，整点时结束； （4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位； （5）闹钟10秒提醒。 使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。 （采用logisim软件提供的“时钟频率”为8hz的信号源）
（1） 具有校准计数值功能的六十进制计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。 图2-1 校准计数值的60进制计数器 六十进制计数器的输入输出引脚定义如下： （a ）一个清零端Clr ； （b ）一个累加计数脉冲输入端CP U ； （c ）一个累减计数脉冲输入端CP D ； （d ）八个计数器状态输出值Q 1D Q 1C Q 1B Q 1A Q 0D Q 0C Q 0B Q 0A ，采用8421码分别表示计数器状态的十位和个位； （e ）一个计数值校准输入控制信号Adj ，当Adj 为“1”时通过CP U 对计数值进行加计数或校准，Adj 为“0”时通过CP D 对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D 可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）； （f ）每当计数累计满60产生一个进位输出信号Qcc 。 计数器的状态请采用“十六进制的数字显示器”显示。 （2）具有校准计数值的十二进制计数器或二十四进制的计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参见图2-2所示。
数字逻辑实验报告（1）数字逻辑实验1 一、系列二进制加法器 设计50% 二、小型实验室门禁系 统设计50% 总成绩 姓名： 学号： 班级： 评语：（包含：预习报告内容、实验过程、实验结果及分析）
指导教师： 计算机科学与技术学院 20 年月日 数字逻辑实验报告系列二进制加法器设计预习报告
一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，
电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器 利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入A 3、A 2 、A 1 、A 、B 3 、B 2 、B 1 、B 和C ，五个输出S 3 、S 2 、S 1 、S 和C 4 。输入 A= A 3A 2 A 1 A 、B= B 3 B 2 B 1 B 和C 分别为被加数、加数和来自低位的进位，输出S= S 3 S 2 S 1 S 和C o 为本位和和向高位的进位。 （5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性 将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。 图1-1“私有”的先行进位的四位二进制并行加法器 5、实验方案设计 （1）一位二进制半加器的设计方案
电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图
CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图
74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule
数字逻辑实验报告（1） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
《数字电路与逻辑设计》实验报告 数字逻辑实验报告系列二进制加法器设计预习报告
《数字电路与逻辑设计》实验报告 一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器