实验四基本RS触发器和D触发器
一、实验目的
1.熟悉并验证触发器的逻辑功能；
2.掌握RS和D触发器的使用方法和逻辑功能的测试方法。
二、实验预习要求
1．预习触发器的相关内容；
2．熟悉触发器功能测试表格。
三、实验原理
触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
1．基本RS触发器
图实验4.1 基本RS触发
器
图实验4.1为由两个与非门交叉耦合构成的基本RS触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为=0时触发器被置“1”；端为置“0”端，因为=0时触发器被置“0”；当 = =1时，触发器状态保持。基本RS触发器也可以用两个“或非门”组成，此时为高电平有效置位触发器。
2. D触发器
D 触发器的状态方程为：Qn+1=D。其状态的更新发生在CP脉冲的边沿，74LS74（CC4013）、74LS175（CC4042）等均为上升沿触发，故又称之为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态。D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。
四、实验仪器设备
1、TPE-AD数字实验箱1台
2、双D触发器74LS74 2片
3、四两输入集成与非门74LS00 1片
4、双通道示波器 1台
五、实验内容及方法
1．测试基本RS触发器的逻辑功能
按图实验4.1连接电路，用两个与非门组成基本RS触发器，输入端、接逻辑开关的输出口，输出端Q、接逻辑电平显示灯输入接口，按表实验4.1的要求测试并记录。
表实验4.1 RS触发器的逻辑功能
1
10 1 0
0 1 1 0
10 1 0 1
0 1 0 1
0 0 1 1
2．测试D触发器的逻辑功能。
（1）测试、的复位、置位功能。
在=0， =1作用期间，改变D与CP的状态，观察 Q、状态。在=1，=0作用期间，改变D与CP的状态，观察Q 、状态。自拟表格记录。
0 1 0 1
Φ0 1 10
1 0 0 1
Φ 1 0 10
（2）测试D触发器的逻辑功能
表实验4.2 D触发器的逻辑功能
0 0 1 0 0
10 0 1
1 0 1 1 1
10 1 1
双D触发器74LS74的引脚分布图如附录所示，了解电路，按表实验4.2进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即0→1），记录在表格中。
(3) 用D 触发器构成分频器。
按图实验4.2连接电路,构成2分频和4分频器。
图实验4.2 用74LS74双D 触发器构成
分频器
在CP1端加入1KHz的连续方波，并用示波器观察CP1、Q1、Q2各端的波形。再取一只74LS74组件，仿照图实验4.2电路连成8分频和16分频器
如下图所示:
Q4
从Q2和Q4接出来的就是8分频和16分频器。
六、实验报告
1．整理实验所测结果，总结RS触发器和D触发器的特点。
总体来说：
1.主从RS触发器具有置位、复位和保持（记忆）功能.
2.由两个受互补时钟脉冲控制的主触发器和从触发器组成，二者轮流工作，主
触发器的状态决定从触发器的状态，属于脉冲触发方式，触发翻转只在时钟脉冲的下降沿发生； 3.主从RS触发器存在约束条件，即当R=S=1时将导致下一状态的不确定。
RS触发器有和两个输出端，这两个输出端是互补的。通常以端的值作为触发器的状态，当为1时，则触发器处于置位状态，当为0时处于复位状态。在同一时刻，只能处于其中一个状态。
（1）R=0，S=0时，状态不变，
（2）R=0,S=1时，置位状态，置为1
（3）R=1，S=0，复位状态，复位为0
（4）R=1,S=1时，触发器的状态是不定的。
所以触发器不能同时为1。
D触发器的逻辑功能：当时钟信号来临时，如果输入D=0，则触发器一定输出Q=0，如果输入D＝１，则触发器一定输出Q＝１。而当始终信号没来时，无论输入是0或1，触发器都保持原来的状态不变。
2．画出分频器实验测得的波形图。
七、思考题
在R-S触发器中，对触发器脉冲的宽度有何要求？
对CP的要求是宽度较窄的正脉冲。
时钟控制R-S触发器解决了触发器状态变化的定时问题，但由于时钟信号具有一定的宽度，在时钟信号作用期间，如果输入信号发生变化，触发器会跟着变化，从而在一次时钟信号作用期间，可能引起触发器的多次空翻，这种现象称为“空翻”。“空翻”将造成触发器的状态不确定，使系统工作紊乱，这是不允许的。因此，应该避免这种情况的发生。解决“空翻”问题的根本途径就是改进触发器的电路结构。
数字电路与逻辑设计实验 ——触发器实验 姓名：李文科 学号：20131060044 学院：信息学院 专业：计算机科学与技术 指导教师：陈志坚 2014年11月22日
一、 实验目的 1. 熟悉并掌握RS 、D 、JK 触发器的构成，工作原理和功能测试方法。 2. 学会正确使用触发器集成芯片。 3. 了解不同逻辑功能触发器FF 相互转换的方法。 二、 实验仪器及材料 1. 双踪示波器 2. 器件： 74LS00 二输入端四“与非”门 1片 74LS74 双D 触发器 1片 74LS112 双JK 触发器 1片 三、 实验内容 1. 基本RS 触发器（RS-FF ）功能测试 两个TTL 与非门首尾相接构成的基本RS-FF 的电路如图4.1所示。 (1) 试按下面的顺序在S d ???、R d ????端加信号： S d ???=0 R d ????=1 S d ???=1 R d ????=1 S d ???=1 R d ????=0 S d ???=1 R d ????=1 观察并记录FF 的Q 、Q ?端的状态，将结果填入表4.1中，并说明在上述各种输入状态下，FF 执行的是什么功能？ (2) S d ???端接低电平，R d ????端加脉冲。 Q =1， Q ?=R d ???? (3) S d ???端接高电平，R d ????端加脉冲。 Q =0，Q ?=1 (4) 连接S d ???、R d ????，并加脉冲。 图4.1：基本RS-FF 电路 表4.1
Q= Q ?=1 记录并观察（2）、（3）、（4）三种状态下，Q ，Q ?，端的状态。从中你能否总结出RS-FF 的Q 或Q ?端的状态改变和输入端S d ???、R d ????的关系。 S d ???=0 R d ????=1 置Q=1 S d ???=1 R d ????=1 保持 S d ???=1 R d ????=0 置Q=0 (5) 当S d ???、R d ????都接低电平时，观察Q ，Q ?端的状态。当S d ???、R d ????同时由低电平跳为高电平时，注意观察Q ，Q ?端的状态，重复3-5次看Q ，Q ?端的状态是否相同，以正确理解“不定”状态的含义。 2. 维持阻塞型D-FF 功能测试 双D 型正边沿维持阻塞型触发器74LS74的逻辑符号如图4.2所示。图中S d ???、R d ????端为异步置1端、置0端（或称异步置位复位端）。CP 为时钟脉冲。 试按下面的步骤做实验： (1) 分别在S d ???、R d ????端加低电平，观察并记录Q ， Q ?端的状态。 (2) 令S d ???、R d ????端为高电平，D 端分别加高、低电平，用单脉冲作为CP ，观察并记录当CP 为L 、↑、H 、↓时，Q 端状态的变化。 (3) 当S d ???=R d ????=H 、CP=0（或CP=1），改变D 端信号，观察Q 端的状态是否变化？ 整理上述的实验数据，将结果填土表4.2中。 (4) 令S d ???=R d ????=H ，将D 和端相连，CP 加连续脉冲，用双踪示波器观察并在图4.3中记录Q 相对于CP 的波形。 图4.2：D-FF 符号 表4.2
基本RS 触发器原理 图4-1(a)是由两个“与非”门构成的基本R-S 触发器,(b)是其逻辑符号。RD 、SD 是两个输入端，Q 及y 是两个输出端。 正常工作时，触发器的Q 和y 应保持相反，因而触发器具有两个稳定状态： 1）Q=1，y=0。通常将Q 端作为触发器的状态。若Q 端处于高电平，就说触发器是1状态； 2）Q=0，y=1。Q 端处于低电平，就说触发器是0状态；Q 端称为触发器的原端或1端，y 端称为触发器的非端或0端。 由图4-1可看出，如果Q 端的初始状态设为1，RD 、SD 端都作用于高电平（逻辑 1），则y 一定为0。如果RD 、SD 状态不变，则Q 及y 的状态也不会改变。这是一个稳定状态；同理，若触发器的初始状态Q 为0而y 为1，在RD 、SD 为1的情况下这种状态也不会改变。这又是一个稳定状态。可见，它具有两个稳定状态。 输入与输出之间的逻辑关系可以用真值表、状态转换真值表及特征方程来描述。 图4 （一）真值表 R-S 触发器的逻辑功能，可以用输入、输出之间的逻辑关系构成一个真值表(或叫功能表)来描述。 1、当RD =0，SD=1时，不论触发器的初始状态如何，y 一定为1,由于“与非”门2的输入全是1，Q 端应为0。称触发器为0状态，RD 为置0端。 2、当RD =1，SD=0时，不论触发器的初始状态如何，Q 一定为1,从而使y 为0。称触发器为1状态，SD 置1端。 3、当RD =1，SD =1时，如前所述，Q 及y 状态保持原状态不变。 4、当RD =0，SD =0时，不论触发器的初始状态如何，Q=y=1，若RD 、SD 同时由0变成1，在两个门的性能完全一致的情况下, Q 及y 哪一个为1，哪一个为0是不定的，在应用时不允许RD 和SD 同时为0。 综合以上四种情况，可建立R-S 触发器的真值表于表1。应注意的是表中RD = SD =0的一行中Q 及y 状态是指RD 、SD 同时变为1后所处的状态是不定的，用Ф表示。 由于RD =0，SD =1时Q 为0，RD 端称为置0端或复位端。相仿的原因，SD 称置
武汉轻工大学数学与计算机学院 数字逻辑实验报告 学校：武汉轻工大学 院系：数学与计算机学院 班级：计算机类1304班 姓名：田恒 学号： 1305110089 指导老师：刘昌华 2014年12月10日
目录 1、实验名称 2、实验目的 3、实验原理 4、实验环境 5、实验内容 一、DFF仿真分析 二、“维持阻塞”型DFF仿真分析 三、思考练习 四、故障排除 五、实验总结
【实验名称】触发器功能的模拟实现 【实验目的】学习时序电路的设计，了解基本触发器的功能，利用QuartusII软件的原理图输入，设计一个钟控R-S触发器形成的D触发器和边沿触发型D触发器，并验证其功能。 【实验原理】（1）钟控R-S触发器，在时钟信号作用期间，当输入R、S同时为1时，触发器会出现状态不稳定现象。为了解决这个问题，对钟控R-S触发器的控制电路进行修改，用G4门的输出信号替换G3门的S输入信号，将剩下的输入R记作D，就形成只有一个输入端的D触发器。 （2）在上述D触发器的基础上增加“维持”、“阻塞”结构，从而形成“维持阻塞”型D触发器。
【实验环境】PC机（Windows xp,QuartusII） 【实验内容】QuartusII开发数字电路的设计流程完成DFF和“维持阻塞”型D触发器的原理设计输入，编译仿真和波形仿真。 一、DFF仿真分析： step1、启动QuartusII Step2、建立工作库目录文件夹以便设计工程项目的存储 Step3、输入设计：根据上部原理图完成原理图文件，截图如下： Step4、单击存盘命令新建工程 Step5、编译综合 Step6、仿真测试 Step7、仿真结果
题目：基本RS触发器教案学科：电子技术姓名：封士江 第一节基本RS触发器 [教学内容]：基本RS触发器。 [教学目标]：（1）了解基本RS触发器的电路组成。 （2）掌握基本RS触发器符号、含义及真值表。 （3）理解基本RS触发器的逻辑功能。 [教学重点]：（1）基本RS触发器符号、含义。 （2）基本RS触发器的真值表。 （3）基本RS触发器的逻辑功能。 [教学难点]：基本RS触发器的逻辑功能。 [课型]：新授课。 [教法]：讲述法。 [课时]：二课时。 教学过程 [组织教学]：精神饱满，维持纪律，开始上课。 [回顾总结]：上节课的最后我们对集成触发器做了简单的介绍，我们已经知道触发器是数字逻辑电路中的另一类基本单元电路。触发具备两种稳定 状态，这两种稳定状态可以分别代表二进制数码0和1。如果外加合 适的触发信号，触发器的状态可以相互转化。这种电路的特点是具 有记忆功能。 [引入课题]：利用集成门电路，可以组成各种触发器。今天我们就从基本RS触发器着手，着重学习触发器的组成和逻辑功能。 [板书]：基本RS 触发器 一．电路组成 将两个与非门的输入、输出交叉相连，组成一个基本RS触发器。 [口述]：如下图中（a）所示，图中G1的输出连到G2的输入端，门G2的输出又反过来送到门G1的输入端。其中/R、/S是两个输入端，Q、 /Q是两个输出端。 [板书]： （a）（b） 通常规定Q端的状态为触发器状态。
Q=0 /Q=1时，称触发器处于“0”态： Q=1 /Q=0时，称触发器处于“1”态。 逻辑功能（工作原理） /R=1，/S=1，触发器保持原来状态不变 [口述]：设电路原来状态为Q=0，/Q=1，既触发器为0态。因为G1的一个输入端Q=0，根据与非门“有0出1”的功能，它的输出/Q=1。而门G2 的二个输入端/S、/Q均为1，由与非门“全1出0”的功能，其输出 Q=0。触发器保持原来状态不变。 [互动]：下面我请一位同学来分析一下若原来状态是Q=1，/Q=0，触发器会出现什么样的状态？（学生互动环节过程省略） 结论：不论触发器原来是什么状态，基本RS触发器在/R=1 /S=1时总 保持原来的状态不变。这就是触发器的记忆功能。 [板书]：2．/R =0，/S=1，触发器为0态 [口述]：此时，因/R=0，G1的输出/Q=1，而G2的两个输入端/S、/Q全为1，则输出Q=0。触发器为0态，并且与原来状态无关。（从电路组成图 上分析过程省略） [板书]：3．/R=1，/S=0，触发器为1态 [口述]：由于/S=0，G2的输出Q=1。这时G1的两个输入端均为1，所以/Q=0。 触发器为1态，同样与原来的状态无关。（从电路组成图上分析过程 省略） [板书]：4．/R=0，/S=0，触发器状态不定 [口述]: 这时，Q=1，/Q=1。破坏了前述有关Q与/Q互补的约定，是不允许的。 而且，当/R、/S的低电平触发信号消失后，Q与/Q的状态将是不确 定的。这种情况应当避免。 三．真值表 1．基本RS触发器的电路组成。 2．基本RS触发器的工作原理。 ○1/R=1，/S=1，触发器保持原来状态不变 ○2/R =0，/S=1，触发器为0态 ○3/R=1，/S=0，触发器为1态 ○4/R=0，/S=0，触发器状态不定 3．基本RS触发器的真值表。 五．作业 1．简述RS触发器的逻辑功能。（写到作业本上） 2．预习同步RS触发器的有关知识。
. . . . .. . 实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1 +n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 （上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： 专业：电卓1501 姓名：卢倚平 学号：3150101215 日期：2017.6.01 地点：东三404
实验名称：集成触发器应用实验 姓名： 卢倚平 学号： 2 (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1 +n Q Q J =Q K +， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图： (上：Qn ，下：CP ） （上：Qn ，下：D ） 4、J-K →T ′的转换实验。 设计过程： J-K 触发器：n n 1 +n Q Q J =Q K +， T ’触发器：Qn+1=!Qn 若将J-K 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：J=K=1 实验截图：
实验五 触发器及其应用（仿真） 一、实验目的 1．掌握JK 触发器和D 触发器的逻辑功能。 2．掌握触发器相互转换的方法。 3．掌握集成JK 触发器和集成D 触发器的使用方法。 二、实验相关知识 1．JK 触发器 数字集成触发器74112内部有两个独立的下降沿触发的JK 触发器，其逻辑符号和仿真元件引线排列 如图5-1所示。 CLR 是异步置0端D R ， PRE 是异步置1端D S 。特性方程是： 2．D 触发器 数字集成触发器7474内部有两个独立的上升沿触发的D 触发器，其逻辑符号和仿真元件引线排列如图5-2所示。其特点是次态（Q n+1）输出仅取决于CP 上升沿到达时D 端输入信号的状态，而与在此以前或以后D 的状态无关。其特性方程是： Q n+1 = D 三、实验预习要求与思考 1．阅读实验相关知识。 2．按要求设计“实验内容”中的电路，画出逻辑图。 n n n Q K Q J Q 1 （b ） 仿真元件引线排列 （a ） 逻辑符号 图5-1 74112的逻辑符号和仿真元件引线排列 1J C1 1K Q ＞ J CP K R D S D R S Q （a ） 逻辑符号 （b ） 仿真元件引线排列 图5-2 7474的逻辑符号和仿真元件引线排列
四、实验内容 1．设计电路验证JK触发器74112的逻辑功能。建议示波器A通道接时钟脉冲、B通道接输出端Q，Q 和Q端接指示灯。 表5-1 JK触发器逻辑功能验证表 （1）由表5-1可以得出PRE’和CLR’的优先级哪个高？ （2）由表5-1可以得出JK触发器的特性方程：。 2．设计电路验证D触发器7474的逻辑功能。建议示波器A通道接时钟脉冲、B通道接输出端Q，Q 和Q端接指示灯。 表5-2 D触发器逻辑功能验证表 （1）比较7474和74112的复位、置位端的异同。 （2）由表5-2可以得出D触发器的特性方程： 。 3．比较D触发器、JK触发器逻辑表达式，用适当的逻辑门实现D触发器与JK触发器的逻辑功能互相转换，并验证之。 4．任选一种触发器设计一个四人抢答器。要求当四人中任一人先按下开关后，有LED指示，其他人再按开关无效；复位后又可正常工作。画出原理图，仿真验证。 提示：利用复位端清零，抢答者的起始端接地，抢答成功者先按下开关时，D由0变1，Q变为高电平，同时用Q的反，通过与非门封锁其他人的抢答开关。
数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器
也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时
计算机科学系实验报告 实验要求： （在导入的教学管理STM数据库中完成）： 1、基本储存过程的创建 ①创建一存储过程get_student_num，利用输出参数形式获取学生人数信息。并利用CALL调用该存储过程查看结果。 DELIMITER $$ CREATE PROCEDURE `stm`.`get_student_num`(OUT count_num CHAR(10)) BEGIN SELECT COUNT(sno) INTO count_num FROM student; END$$ DELIMITER ; CALL get_student_num(@count_num) SELECT @count_num
②创建一存储过程get_student_by_sno，通过输入学生编号作为参数，获得该学生的记录信息。并利用CALL调用该存储过程查看结果。 DELIMITER $$ CREATE PROCEDURE `stm`.`get_student_by_sno`(IN sno_in CHAR(10)) BEGIN SELECT *FROM student WHERE sno = sno_in; END$$ DELIMITER ; CALL get_student_by_sno('900262') ③创建一存储过程update_sage_by_sno，通过输入学生编号、年龄作为参数，将指定学生的年龄更改为指定的年龄。并利用CALL调用该存储过程查看结果。 DELIMITER $$ CREATE PROCEDURE `stm`.`update_sage_by_sno`(IN sno_in CHAR(13) ,sage_in INT) BEGIN UPDATE student SET sage=sage_in WHERE sno=sno_in; END$$ DELIMITER ; CALL update_sage_by_sno('900125',20) ④创建一存储过程delete_student_by_sno，通过输入学生编号作为参数，删除该学生记录。并利用CALL调用该存储过程查看结果。 DELIMITER $$ CREATE PROCEDURE `stm`.`delete_student_by_sno`(IN sno_in CHAR(10)) BEGIN DELETE FROM student WHERE sno=sno_in; END$$ DELIMITER ; CALL delete_student_by_sno('900106') ⑤创建一存储过程insert_student，通过输入相关信息作为参数，向学生表中添加一学生记录。并利用CALL调用该存储过程查看结果。 DELIMITER $$ CREATE PROCEDURE `stm`.`insert_student`(IN snox CHAR(10),snamex VARCHAR(10),ssexx VARCHAR(1),sagex SMALLINT(5),enterdatex DATETIME) BEGIN INSERT INTO student (sno,sname,ssex,sage,enterdate) VALUES (snox,snamex,ssexx,sagex,enterdatex); END$$ DELIMITER ; CALL insert_student('900104','里斯','男',21,'2010-09-12')
同步RS 触发器电路结构、工作原理及功能表示 1．电路结构 主从RS 触发器是时钟触发器的一种。由与非门构成的时钟RS 触发器电路结构如图8.9所示，CP 为时钟脉冲输入端。 1S C1S CP Q Q 1R R (a)同步RS 触发器电路 （b ）逻辑符号 图8.9 同步RS 触发器 2．功能分析 当CP =0时，G 3、G 4门关闭，不论R 、S 如何变化，触发器输出保持不变。 而CP =1时，R 、S 端的信号经与非门反相后引到基本RS 触发器的输入端，此时触发器输出由R 、S 及CP 决定。S =0、R =1时，S =1、R =0，Q =1，反馈到G 1门使Q =0，即不论触发器原态是0态还是1态，电路的输出一定为0；S =1、R =0时，S =0、R =1，Q =1，反馈到G 2门使Q =0，即不论触发器原态是0态还是1态，电路的输出一定为1；S =0、R =0时，S =1、R =1，触发器的状态将保持不变。 S =1、R =1时，S =0、R =0，使Q =1、Q =1，破坏了输出信号互补的原则，而随后S =0、R =0时，输出状态可能是1也可能是0，出现了不定状态，这在触发器工作时是不允许出现的。 R 、S 控制输出状态转换，CP 控制何时发生状态转换。时钟RS 触发器是在CP =1时发生状态转换，称为高电平触发。 3．功能表示方法 （1）功能表 时钟RS 触发器的功能表如表8.3。其功能与基本RS 触发器功能相似，但在CP =1到 Q ＆ ＆ G 1 G Q S R ＆ G 3 ＆ G 4 S R
来时状态才能变化。Q n 为CP 脉冲到来前触发器的状态，称为现态，Q n+1为CP 脉冲到来后触发器的状态，称为次态。 表8.3 RS 触发器的功能表 （2）特征方程 表示触发器次态与触发器输入及现态的逻辑关系式称为触发器的特征方程。 根据功能表画出卡诺图，如图8.10，经过化简，得到时钟RS 触发器在CP =1时的特征方程： n n Q R S Q +=+1；RS =0约束条件 RS =0为约束条件，表示S 、R 不能同时为1。 图8.10 时钟RS 触发器卡诺图 （3）状态转换图 用两个圆表示触发器的两种稳态0和1。箭头表示由现态到次态的转换方向，箭尾表示原态，箭头线上的数字标注出了原态转换成次态所需的触发条件。如图8.11所示。 图8.11 时钟RS 触发器状态转换图 （4）波形图 触发器的功能可以通过输入输出波形表示。图8.12为RS 触发器的波形图。 R S Q n Q n+1 功能说明 0 0 0 0 0 1 0 1 保持 0 0 1 1 0 1 1 1 置1 1 1 0 0 0 1 0 0 置0 1 1 1 1 0 1 不定 不定 禁止 Q n RS 0 1 10 11 00 01 0 1 × 0 1 1 × ×0 01 10 0× 1
第5章基本RS触发器 5.同步触发器（同步RS触发器） 目的与要求： 1 掌握时序电路的定义、分类、触发器的特点。 2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。 3 掌握同步RS触发器的工作原理、逻辑功能。 4 掌握触发器逻辑功能的表示方法。 5 掌握时序电路的一些基本概念。 重点与难点：1 基本概念要正确建立。难点：现态、次态、不定状态的正确理解。 2 基本RS触发器的逻辑功能、触发方式。 5.1概述 一、触发器的概念 复习：组合电路的定义？构成其电路的门电路有何特点？组合电路与时序电路的区别？ 门电路：在某一时刻的输出信号完全取决于该时刻的输入信号，没有记忆作用。 触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。 触发器有三个基本特性： （1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态； （2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。 （3）有两个互补输出端，分别用Q和Q 二、触发器的逻辑功能描述： 特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图（又称时序图） 三、触发器的分类：根据 逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发器等。 触发方式不同：电平触发器、边沿触发器和主从触发器等。 电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。 5.2 触发器的基本形式 5.2.1 基本RS触发器 一、由与非门组成的基本RS触发器 1．电路结构 电路组成：两个与非门输入和输出交叉耦合（反馈延时）。逻辑图如图（a）所示。 逻辑符号如图（b）所示。
实验四D触发器及其应用 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计方法。 二、实验设备 1、数字电路实验箱 2、数字双踪示波器 3、函数信号发生器 4、集成电路：74LS00 5、集成电路：74LS74 74LS74 ?74LS74：双D触发器（上升沿触发的边沿D触发器） ?引脚的定义： 三．实验原理 时序逻辑电路： ?1、时序逻辑电路：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于 电路原来的状态，与以前的输入有关。 ?2、同步时序电路 ?3、异步时序电路 D触发器 ? 1 、触发器：一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最
基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 2、D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态取决于 CP脉冲上升沿到来之前D端的状态。 四、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 2、实现如图所示时序脉冲（74LS74和74LS00各1片） 五．实验结果 1.用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 在CP1端加入1KHz，峰峰值为5.00V，平均值为2.50V的连续方波，并用示波器观察CP，1Q，2Q各点的波形 得到的二分频波形结果为：
得到的四分频结果为： 2、实现如图所示时序脉冲（74LS74和74LS00各1片）
2. 特征方程 3. 电路图 +1101+101 ' 10 ' =====n n n n n n Q Q D Q Q D F Q Q F F CP =?
实验报告 哈尔滨工程大学教务处制 实验二 D触发器的设计和仿真 一、实验目的 1、学习模拟数字电路单元的基本设计方法。 2、学习Cadence工具下电路设计的基本操作和方法。 3、学习Sprectre工具的仿真操作方法。 二、实验内容
本实验通过设计一个异步清零的D触发器电路学习Cadence工具下电路的设计和仿真方法。实验内容包括：完成反相器、与非门、传输门电路的设计和仿真验证；完成各个单元电路symbol的建立；利用建立的单元电路symbol完成D触发器电路的设计和仿真；分析仿真结果。该电路设计采用上华CSMC0.5umCMOS工艺设计，工作电压5V。 三、实验步骤 1、登陆到UNIX系统。 在登陆界面，输入用户名和密码，用户名和密码都为学生学号。 2、Cadence的启动。 启动Cadence软件的命令有很多，不同的启动命令可以启动不同的工具集，常用的启动命令有icfb,icca等，也可以单独启动单个工具。 3、原理图的输入。 （1）Composer的启动。在CIW窗口新建一个单元的Schematic 视图。 （2）添加器件。在comparator schematic窗口点击Add-Instance 或者直接点i,就可以选择所需的器件。 （3）添加连线。执行Add-Wire，将需要连接的部分用线连接起来。 （4）添加管脚。执行Add-Pin和直接点p，弹出添加管脚界面。 （5）添加线名。为设计中某些连线添加有意义的名称有助于在
波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。 （6）添加电源信号。选择Vdd和Gnd的symbol各一个，在两个symbol之间连接一个vdc，设置直流电压5V。 （6）保存并检查。点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。如果有，察看CIW窗口的提示。 4、电路仿真。 （1）启动模拟仿真环境。在comparator schematic窗口，选择Tools-Analog Environment，弹出模拟仿真环境界面。 （2）选择仿真器。在仿真窗口，选择Setup-Simulator/Directory/Host，设置仿真器为spectre，然后点击OK。 （3）设置模型库。 （4）设置分析类型。在仿真窗口，点击Choose Analyses按钮，弹出Choose Analyses窗口，该窗口中列出了各种仿真类型，在本实验中只需进行瞬态仿真，所以选择tran，时间设为3um。 （5）设置设计变量，在仿真窗口中，点击Edit Variables 按钮，弹出变量设置窗口，点击Copy From按钮，整个设计本扫描一遍，设计中的各个变量被列出来。 （6）创建网表。选择Simulation-Netlist-Create，产生了该设计的网表。 （7）设置波形显示工具。Cadence中有两种波形显示工具：AWD
实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1” 段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0（=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器
在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。 图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.
实验七触发器的仿真 实验目的 1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析； 2．参看Maxplus中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。 3．参看Maxplus中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。 1．D锁存器（D Latch） 实验设计思想 使能端EN输入为1时，输出Q与输入D值相同；使能端EN输入为0时，输出Q保持不变。 实验原理图 实验VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ex71 IS PORT( C,D:IN STD_LOGIC; Q,QN:BUFFER STD_LOGIC); END ex71; architecture bhv OF ex71 IS BEGIN PROCESS(C,D,Q) BEGIN IF (C='1') THEN Q<=D;ELSE Q<=Q;END IF; QN<=NOT Q; END PROCESS; END bhv; 实验波形仿真
Preset , Clear and Complementary Outputs） 实验原理图
实验VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity ex72 is port( D,CLK,PR_L,CLR_L:IN std_logic; Q,QN:out std_logic); end ex72; architecture vhb of ex72 is signal PR,CLR:STD_LOGIC; BEGIN process(CLR_L,CLR,PR_L,PR,CLK) begin PR<=not PR_L;CLR<=not CLR_L; if(CLR AND PR)='1'then Q<='1';QN<='1'; elsif CLR='1' then Q<='0';QN<='1'; elsif PR='1'then Q<='1';QN<='0'; elsif (CLK'event and CLK='1')then Q<=D;QN<=not D; end if; end process; end vhb; 实验波形仿真
实验四基本RS触发器和D触发器 一、实验目的 1.熟悉并验证触发器的逻辑功能； 2.掌握RS和D触发器的使用方法和逻辑功能的测试方法。 二、实验预习要求 1．预习触发器的相关内容； 2．熟悉触发器功能测试表格。 三、实验原理 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 1．基本RS触发器 图实验4.1 基本RS触发 器 图实验4.1为由两个与非门交叉耦合构成的基本RS触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为=0时触发器被置“1”；端为置“0”端，因为=0时触发器被置“0”；当 = =1时，触发器状态保持。基本RS触发器也可以用两个“或非门”组成，此时为高电平有效置位触发器。 2. D触发器
D 触发器的状态方程为：Qn+1=D。其状态的更新发生在CP脉冲的边沿，74LS74（CC4013）、74LS175（CC4042）等均为上升沿触发，故又称之为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态。D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。 四、实验仪器设备 1、TPE-AD数字实验箱1台 2、双D触发器74LS74 2片 3、四两输入集成与非门74LS00 1片 4、双通道示波器 1台 五、实验内容及方法 1．测试基本RS触发器的逻辑功能 按图实验4.1连接电路，用两个与非门组成基本RS触发器，输入端、接逻辑开关的输出口，输出端Q、接逻辑电平显示灯输入接口，按表实验4.1的要求测试并记录。 表实验4.1 RS触发器的逻辑功能 1 10 1 0 0 1 1 0 10 1 0 1 0 1 0 1 0 0 1 1 2．测试D触发器的逻辑功能。 （1）测试、的复位、置位功能。
实验四触发器实验报告 徐旭东 11180243 物理112班 一、实验目的 1. 熟悉并掌握R-S、D、J－K触发器的特性和功能测试方法。 2. 学会正确使用触发器集成芯片。 3. 了解不同逻辑功能FF相互转换的方法。 二、实验仪器及材料 1. 实验仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件 74LS00 二输入端四与非门 1片 74LS74 双D触发器 1片 74LS76 双J-K触发器 1片 三、实验内容步骤及记录 1. 基本RS触发器功能测试： 两个TTL与非门首尾相接构成的基本RS触发器的电路。如图5.1所示。
（1）试按下面的顺序在S R 端加信号： d S =0 d R =1 d S =1 d R =1 d S =1 d R =0 d S =1 d R =1 观察并记录触发器的Q 、Q _ 端的状态，将结果填入 下表4.1中，并说明在上述各种输入状态下，RS 执行的是什么逻辑功能？ 表4.1 d S d R Q 逻辑功能 0 1 1 1 1 1 0 1 1 1 0 0 0 0 1 1 置1 保持 置0 保持 （2）当d S 、d R 都接低电平时，观察Q 、Q _ 端的状态，当d S 、d R 同时由低电平跳为高电平时，注意观察Q 、Q _ 端的状态，重复3～5次看Q 、Q _ 端的状态是否相同，以正确理解“不定” 状态的含义。 结论： 当d S 、d R 都接低电平时，Q 和Q _ 端的状态不定。 2. 维持- 阻塞型D 触发器功能测试 双D 型正边沿维持－阻塞型触发器74LS74的逻辑符号如图4.2所示。 图中d S 、d R 端为异步置1端，置0端（或称异步置位，复位端），CP 为时钟脉冲端。试按下面步骤做实验： （1）分别在d S 、d R 端加低电平，观察并记录Q 、Q _ 端的状态。 （2）令d S 、d R 端为高电平，D 端分别接高，低电平，用点动脉 冲作为CP ，观察并记录当CP 为0、 、1、 时Q 端状态的变化。 图4.1 基本RS 触发器电 图4.2D 逻辑符号
斯密特触发器 斯密特触发器波形图 [1] 斯密特触发器又称斯密特与非门，是具有滞后特性的数字传输门。该器件既可以像普通“与非”门那样工作， 也可以接成斯密特触发器来使用。斯密特触发器具有如下两个特点： 1、电路具有两个阈值电压，分别称为正向阈值电压和负向阈值电压； 2、与双稳态触发器和单稳态触发器不同，斯密特触发器属于“电平触发型”电路，不依赖于边沿陡峭的脉冲。 它是一种阈值开关电路，具有突变输入——输出特性的门电路。这种电路被设计成阻止输入电压出现微小变化（低于某一阈值）而引起的输出电压的改变。当输入电压由低向高增加，到达V+时，输出电压发生突变，而输入电压Vi由高变低，到达V-时，输出电压发生突变，因而出现输出电压变化滞后的现象，可以看出对于要求一定延迟启动的电路，它是特别适用的。 斯密特触发器原理图 [2] 而从IC内部的逻辑符号和“与非”门的逻辑符号相比就略有不同，它增加了一个类似方框的图形，该图形正是代表斯密特触发器一个重要的滞后特性。滞后特性是指当把输入端并接成非门时，它们的输入、输出特
性是：当输入电压V1上升到VT＋电平时，触发器翻转，输出负跳变；过了一段时间输入电压回降到VT＋电平时，输出并不回到初始状态而需输入V1继续下降到VT－电平时，输出才翻转至高电平（正跳变），用公式：VT＋—VT－=△VT 表示，△VT称为斯密特触发器的滞后电压。△VT与IC的电源电压有关，当电源电压提高时，△VT略有增加，一般△VT值在3V左右。因斯密特触发器具有电压的滞后特性，常用它对脉冲波形整形，使波形的上升沿或下降沿变得陡直；有时还用它作电压幅度鉴别，在数字电路中它也是很常用的器件。 电路结构斯密特触发器 把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器，其逻辑电路如图7.2.1.(a)所示。它有两个输入端R、S和两个输出端Q、Q。 工作原理 基本RS触发器的逻辑方程为： 根据上述两个式子得到它的四种输入与输出的关系: 1.当R端无效，S端有效时，则Q=0,Q=1,触发器置1。 2.当R端有效、S端无效时，则Q=1,Q=0,触发器置0。 如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q有两种互补的稳定状态。一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的Q端的状态。Q=1、Q=0时，称触发器处于1态，反之触发器处于0态。S=0,R=1使触发器置1，或称置位。因置位的决定条件是S=0,故称S 端为置1端。R=0,S=1时，使触发器置0，或称复位。 同理，称R端为置0端或复位端。若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平,因此这种触发器称为电平控制触发器。从功能方面看，它只
上海大学 本科生课程作业 题目：数字电子技术课程实践项目二 课程名称：数字电子技术 学院：机电工程与自动化学院 姓名：张炜 学号：12122030
题目要求：用555定时器构成的单稳态触发器、多谐振荡器、施密特触发器进行设计和仿真 1.单稳态触发器： 1.1 工作原理： 单稳态电路的组成和波形下图所示。当电源接通后，Vcc 通过电阻R 向电容C 充电，待电容上电压Vc 上升到2/3Vcc 时，RS 触发器置0，即输出Vo 为低电平，同时电容C 通过三极管T 放电。当触发端2的外接输入信号电压Vi ＜1/3Vcc 时，RS 触发器置1,即输出Vo 为高电平，同时，三极管T 截止。电源Vcc 再次通过R 向C 充电。输出电压维持高电平的时间取决于RC 的充电时间，当t=t W 时，电容上 的充电电压为；CC RC t CC C V e V v w 321=??? ? ??-=-，所以输出电压的脉宽 t W =RCln3≈1.1RC 。一般R 取1k Ω～10M Ω，C ＞1000pF 。 值得注意的是：t 的重复周期必须大于t W ，才能保证放一个正倒置脉冲起作用。由上式可知，单稳态电路的暂态时间与VCC 无关。因此用555定时器组成的单稳电路可以作为精密定时器。 单稳态电路的电路图和波形图
1.2 555单稳态触发器的设计： 1.2.1 电路设计基本原理： 单稳态触发器具有稳态和暂稳态两个不同的工作状态。在外界触发脉冲作用下，它能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，在自动返回稳态；暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。由于单稳态触发器具有这些特点，常用来产生具有固定宽度的脉冲信号。 按电路结构的不同，单稳态触发器可分为微分型和积分型两种，微分型单稳态触发器适用于窄脉冲触发，积分型适用于宽脉冲触发。无论是哪种电路结构，其单稳态的产生都源于电容的充放电原理。 用555定时器构成的单稳态触发器是负脉冲触发的单稳态触发器，其暂稳态维持时间为T w=lnRC=1.1RC,仅与电路本身的参数R、C 有关。 1.2.2 实验数据及分析结论： 单稳态触发器实验电路下图所示