电源完整性理论基础
------- 阿鸣随着PCB设计复杂度的逐步提高，对于信号完整性的分析除了反射，串扰以及EMI之外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。尤其当开关器件数目不断增加，核心电压不断减小的时候，电源的波动往往会给系统带来致命的影响，于是人们提出了新的名词：电源完整性，简称PI(power integrity)。其实，PI和SI是紧密联系在一起的，只是以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但随着系统设计对仿真精度的要求不断提高，这种假设显然是越来越不能被接受的，于是PI的研究分析也应运而生。从广义上说，PI是属于SI研究范畴之内的，而新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。虽然电源完整性主要是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分，通常把如何减少地平面的噪声也作为电源完整性中的一部分进行讨论。
一． 电源噪声的起因及危害
造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路上存在的电感。从表现形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图1-a）；非理想电源阻抗影响（图1-b）；谐振及边缘效应（图1-c）。
对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并不如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，见图2：
开关噪声给信号传输带来的影响更为显著，由于地引线和平面存在寄生电感，在开关电流的作用下，会造成一定的电压波动，也就是说器件的参考地已经不再保持零电平，这样，在驱动端（见图3-a），本来要发送的低电平会出现相应的噪声波形，相位和地面噪声相同，而对于开关信号波形来说，会因为地噪声的影响导致信号的下降沿变缓；在接收端（见图3-b），信号的波形同样会受到地噪声的干扰，不过这时的干扰波形和地噪声相位相反；另外，在一些存储性器件里，还有可能因为本身电源和地噪声的影响造成数据意外翻转（图3-c）。
从前面的图3-c我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图4）。
除了谐振效应，电源平面和地平面的边缘效应同样是电源设计中需要注意的问题，这里说的边缘效应就是指边缘反射和辐射现象，也可以列入EMI 讨论的范畴。如果抑制了电源平面上的高频噪声，就能很好的减轻边缘的电磁辐射，通常是采用添加去耦电容的方法，从图5中可以看出去耦电容在抑制边缘辐射中的作用。边缘效应是无法完全避免的，在设计PCB 时，要尽量让信号走线远离铺铜区边缘，以避免受到太大的干扰。
图5
二． 电源阻抗设计
电源噪声的产生在很大程度上归结于非理想的电源分配系统（简称PDS ，即Power Distribution System ）。所谓电源分配系统，其作用就是给系统内的所有器件提供足够的电源，这些器件不但需要足够的功率消耗，同时对电源的平稳性也有一定的要求。大部分数字电路器件对电源波动的要求在正常电压的+/-5%范围之内。电源之所以波动，就是因为实际的电源平面总是存在着阻抗，这样，在瞬间电流通过的时候，就会产生一定的电压降和电压摆动。 为了保证每个器件始终都能得到正常的电源供应，就需要对电源的阻抗进行控制，也就是尽可能降低其阻抗。比如，一个5伏的电源，允许的电压噪声为5%，最大瞬间电流为1安培，那么设计的最大电源阻抗为：
?=Α
×=×=250.01%)5()5()()(arg V Z et t 最大电流允许的波动范围正常电源电压
从上面的计算公式可以看出，随着电源电压不断减小，瞬间电流不断增大，所允许的最大电源阻抗也大大降低。而当今电路设计的趋势恰恰如此，参见下面微处理器性能参数变化的图表。综合各因素的影响，几乎每过三年，电源阻抗就要降为原来的五分之一，由此可见，电源阻抗设计对于高速电路设计者来说是至关重要的。
在设计电源阻抗的时候，要注意频率的影响，我们不但需要计算直流阻抗（电阻），还要同时考虑在较高频率时的交流阻抗（主要是电感），最高的频率将是时钟信号频率的两倍，因为在时钟的上升和下降沿，电源系统上都会产生瞬间电流的变化。一般可以通过下面这个基本公式来计算受阻抗影响的电源电压波动：
dt
di L R i drop ?+?=V 为了降低电源的电阻和电感，在设计中可采取的措施是：
使用电阻率低的材料，比如铜；
用较厚、较粗的电源线，并尽可能减少长度；
降低接触电阻；
减小电源内阻；
电源尽量靠近GND ；
合理使用去耦电容；
由于电源阻抗的要求，以往的电源总线形式已经不可能适用于高速电路，目前基本上都 是采用了大面积的铜皮层作为低阻抗的电源分配系统。当然，电源层本身的低阻抗还是不能满足设计的需要，需要考虑的问题还很多，比如，芯片封装中的电源管脚，连接器的接口，以及高频下的谐振现象等等，这些都可能会造成电源阻抗的显著增加。解决这些问题的最简单也最有效的方案就是大量使用去耦电容，这在后文中会详细讨论。
三． 同步开关噪声分析
同步开关噪声（Simultaneous Switch Noise ，简称SSN ）是指当器件处于开关状态，产 生瞬间变化的电流（d i /d t ），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，这种现象我们称为地弹（Ground bounce ）。同样，如果是由于封装电感引起的芯片和系统电源差异，就称为电源反弹（Power Bounce ）。所以，严格的说，同步开关噪声并不完全是电源的问题，它对电源完整性产生的影响最主要表现为地/电源反弹现象。
同步开关噪声主要是伴随着器件的同步开关输出（SSO ，即Simultaneous Switch Output ）而产生，开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：V SSN =N?L Loop ?(dI/dt)，其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，L Loop 为整个回流路径上的电感，而V SSN 就是同步开关噪声的大小。这个公式看起来简单，但真正分析起来却不是那么容易，因为不但需要对电路进行合理的建模，还要
判断各种可能的回流路径，以及分析不同的工作状态。总的来说，对于同步开关噪声的研究是一个比较复杂的工程，本文也只是对其基本原理做一个概括性的阐述。此外，如果考虑地更广一点，除了信号本身回流路径的电感之外，离的很近的信号互连引线之间的串扰也是加剧同步开关噪声的原因之一。
由于电阻对开关噪声的影响很小，为简化讨论，这里忽略其影响，并把封装电感提取为简化的集总元件进行分析。我们可以将SSN 分为两种情况：芯片内部（on-chip ）开关噪声和芯片外部（off-chip ）开关噪声。可以参考图6，当内部Driver4开关（此时driver1作为接收端）时产生的噪声就是on-chip SSN ，可以看到其回流途径只经过电源和地，和信号管脚的寄生电感无关；而当Driver1（或2,3）作为开关输出时，产生的噪声称为off-chip SSN ，这时的电流将流经信号线和地，但不经过芯片的电源管脚（信号跳变为1到0）。
1． 芯片内部开关噪声
先分析on chip 的情况，上图中的Lp 和Lg 为封装中电源和地的寄生电感，Ls 为系统电源的电感。现假设L 为封装电源和地总的电感，由于Lp 和Lg 上通过的电流是反向的，则：L=Lp+Lg-2M pg ，M pg 指Lp 和Lg 之间的耦合电感。这时芯片实际得到的电压为：
dt
di Ls dt di L Vs V chip ??= 因而，在瞬间开关时，加载在芯片上的电源电压会下降，随后围绕Vs 振荡并呈阻衰减。上面的分析仅仅是针对一个内部驱动工作的情况，如果多个驱动级同时工作，会造成更大的电源压降，从而造成器件的驱动能力将降低，电路速度会减慢。通常可以采取的措施有：
1． 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/di ，不过这种方式不 现实，因为电路设计的方向就是更快，更密。
2． 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和 地平面尽量接近。
3． 降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长 度，尽可能采用大面积铺铜。
4． 增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚 成对分布，并尽量靠近。
5． 给系统电源增加旁路电容，这些电容可以给高频的瞬变交流信号提供低电感的旁 路，而变化较慢的信号仍然走系统电源回路（图7）。虽然off-chip 驱动的负载电容也可
以看作旁路电容，但由于其电容很小，所以对交流旁路作用不大。
6． 考虑在芯片封装内部使用旁路电容，这样高频电流的回路电感会非常小，能在很大 程度上减小芯片内部的同步开关噪声。
7． 更高要求的情况下可以将芯片不经过封装而直接装配到系统主板上，这称为DCA 技术（Direct Chip Attach ）。但这相关到一些稳定性和安全性的问题，在目前的技术水平下，还存在着很多问题。
2. 芯片外部开关噪声
下面再分析一下off-chip 的情况（图8），它和on-chip 最显著的区别在于计算开关噪声的时候需要考虑信号线的电感，而且对于不同的开关状态其电流回路也不同，1到0跳变时，回流不经过封装的电源管脚，0到1跳变时，回流不经过封装的地管脚。类似前面的分析，可计算由于封装电感的影响造成的电压降为（不考虑系统电源电感）：
dt
di M Lg L V g gb )
21(1?+=
这时，芯片的地并不是和理想的系统地保持同样的零电位，而是存在V gb的电压波动，这种情况我们称之为地反弹（也称地跳，或Ground bounce），同样对于0到1开关状态，封装电感会给电源造成一定的压降，称为电源反弹。当然，地弹现象是on-chip和off-chip同步开关输出的综合影响，但需要注意的是，地弹噪声只根源于封装寄生电感，和系统的电源及地的电感无关，这也是SSN和Ground bounce在概念上不等同的根本原因。
减轻Off-chip开关噪声的方法有以下几种：
1．降低芯片内部驱动器的开关速率和同时开关的数目。
2．降低封装回路电感，增加信号和电源和地的耦合电感。
3．在封装内部使用旁路电容，这样能让电源和地共同分担电流回路，可以减小等效电感。但对于系统电源的旁路电容使用将不会影响地弹噪声的大小。
3．等效电感衡量SSN
分析了同步开关噪声的基本原理，我们可以总结出一个结论：对于给定的电路，即di/dt 不变的情况下，减轻SSN就是尽量减小信号回路的等效电感（L eff）。L eff包含三个部分：On-chip开关输出的回路等效电感L eff,P；所有Off-chip驱动从低到高开关输出的回路等效电感L eff,LH；所有Off-chip驱动从高到低开关输出的回路等效电感L eff,HL。对于Off-chip的同步开关来说，如果驱动器的跳变是不一致的话，比如有的是1到0变化，有的是0到1变化，这时候由于某些回流方向相反，会因为耦合而降低等效电感，而对于噪声分析，我们要能预见最坏的可能，所以考虑所有同步开关状态都一致的情况。
同步开关噪声的产生绝大部分源于芯片封装的问题（此外，还有接插件或连接器），往往有人仅仅是比较芯片封装管脚本身的寄生电感来判断高频封装的优劣，这是没有太大意义的。更有效的方法是通过仿真及测试得到信号回路等效电感L eff来进行比较，L eff越大，就意味着同步开关噪声也越大。但有的时候也不是很容易就可以通过L eff看出来的，比如下面图表中两种封装的等效电感比较，这时候就要取决于实际应用，看电源稳定性和信号干扰哪个更重要了：
L eff,P
（On-chip switch）
L eff,LH
（Off-chip switch）
L eff,HL
（Off-chip switch）
封装A 0.08nH 0.3nH 0.25nH 封装B 0.1nH 0.25nH 0.25nH
评注封装A的电源和地回路
的电感较低，引起电源的
下降较小
在0到1开关状态下，封
装B的信号回路电感较
小，对其他信号干扰较小
在1到0开关状态下，
封装A和封装B的性
能一样
利用软件对SSN进行具体分析时，可以构建图6所示电路模型结构进行Spice仿真。驱动端的输出缓冲器的详细模型可以如图9所示：
四． 旁路电容的特性和应用
从上面的分析可以看到，无论是降低电源平面阻抗，还是减少同步开关噪声，旁路电容都起着很大的作用，电源完整性设计的重点也在如何合理的选择和放置这些电容。说到电容，各种各样的叫法就会让人头晕目眩，旁路电容，去耦电容，滤波电容等等，其实无论如何称呼，它的原理都是一样的，即利用对交流信号呈现低阻抗的特性，这一点可以通过电容的等效阻抗公式看出来：X cap=1/2лfC，工作频率越高，电容值越大则电容的阻抗越小。在电路中，如果电容起的主要作用是给交流信号提供低阻抗的通路，就称为旁路电容；如果主要是为了增加电源和地的交流耦合，减少交流信号对电源的影响，就可以称为去耦电容；如果用于滤波电路中，那么又可以称为滤波电容；除此以外，对于直流电压，电容器还可作为电路储能，利用冲放电起到电池的作用。而实际情况中，往往电容的作用是多方面的，我们大可不必花太多的心思考虑如何定义。本文里，我们统一把这些应用于高速PCB设计中的电容都称为旁路电容。
对于电容在高速PCB电路中的作用，诸如减少电源波动（图10），降低SSN和串扰，抑制EMI等等，这些在相应的文章里都已提及，本节不再重复，而重点放在讨论实际电容的特性及具体应用上。
1．电容的频率特性
对于理想的电容器来说，不考虑寄生电感和电阻的影响，那么我们在电容设计上就没有任何顾虑，电容的值越大越好。但实际情况却相差很远，并不是电容越大对高速电路越有利，反而小电容才能被应用于高频。理解这个问题，我们首先必须了解实际电容器本身的特性，参考图12，可以看到实际的电容器要比理想的电容复杂的多，除了包含寄生的串联电阻Rs （ESR ），串联电感Ls （ESL ），还有泄漏电阻Rp ，介质吸收电容Cda ，和介质吸收电阻Rda 等。泄漏电阻Rp 也称为绝缘电阻，值越大，泄漏的直流电流越小，性能也越好，一般电容的Rp 都很大（G 欧姆级以上），所以在一般考虑问题时可以忽略。介质吸收的等效RC 电路反映了电容介质本身的特性，是一种有滞后性质的内部电荷分布，它使快速放电然后开路的电容器恢复一部分电荷，所以介质吸收太大的电容不能应用于采样保持电路。
对电容的高频特性影响最大的则是ESR 和ESL ，我们通常采用上图中简化的实际模型。电容也可以看成是一个串联的谐振电路，其等效阻抗和串联谐振频率为：
)212(22fC fLs Rs Z ππ?+= ， LC
f R π21= 当它在低频的情况(谐振频率以下)，表现为电容性的器件，而当频率增加（超过谐振频率）的时候，它渐渐的表现为电感性的器件。也就是说它的阻抗随着频率的增加先增大后减小，等效阻抗的最小值发生在串联谐振频率是，这时候，电容的容抗和感抗正好抵消，表现为阻抗大小恰好等于寄生串联电阻ESR ，变化曲线如图13所示：
从谐振频率的公式可以看出，电容大小和ESL 值的变化都会影响电容器的谐振频率（见 图14）。由于电容在谐振点附近的阻抗最低，所以设计时尽量选用F R 和实际工作频率相近的电容。如果工作的频率变化范围很大，则可以混合使用电容，即同时选择一些F R 较小的大电容和F R 较大的小电容。
描述曲线的锐度可以用品质因素Q 值来表示，即Q 越大，谐振频率曲线越尖，能量衰减的越慢。它主要和ESL 和ESR 的比值有关，其表达式为：
R
L ESR ESL f ESR C ESL R Z ?=?==ωπ2/Q = 2．电容的介质和封装影响
实际电容器的特性最主要受封装结构和介质材料的影响。从封装形式上看，有引线式和 贴片式两种，贴片电容是靠焊锡直接贴装在电路板上，其寄生电感要比引线电容小很多，所以更适合高频电路使用。有时候，同样的数值，同样的介质材料，但不同厂家的电容封装大小却可能不同，我们的基本判断方法是：如果对于较大值的电容（大于10uF ），一般封装较小的比封装较大具有更大的ESL ，ESR 。但对于数值小的电容来说，就不能简单地通过外形大小判断，而是需要厂家提供的实际数据或实际测量的结果。根据介质不同，电容又可分为陶瓷、云母、纸质、薄膜、电解等几种。目前，在数字电路PCB 设计中使用最广泛的是陶瓷电容，它具有介电系数高，绝缘度好，温度特性佳等优点，适合做成高密度，小尺寸的产品。
通常应用于陶瓷电容器较常见的介质有三种：Z5U （2E6），X7R （2X1），NPO （C0G ）。Z5U 具有较高的介电常数，常用于标称容量较高的大容量电容器，其1206贴片封装的电容值可以达到0.33uF ，它的温度特性较差，最好应用于10~85oC 范围之内。由于Z5U 成本较低，所以广泛用于对容量、损耗要求不高的场合；X7R 材料比Z5U 介电常数低，所以同样的1206封装，最大只能达到0.12uF 的容量。但它的电气性能较稳定，随温度、电压，时间的改变，其特性变化并不显著，属稳定型电容材料类型，适用于隔直、耦合、旁路、滤波电路及可靠性要求较高的中、低类场合；NPO 材料的电气特性最稳定，基本上不随温度、电压、时间的改变而改变，属超稳定型，低损耗电容材料类型，适用于对稳定性、可靠性要求较高的高频、超高频的场合。
3．电容并联特性及反谐振
实际应用中的电容往往都是多个并联使用，因为这样可以大大降低等效的ESR和ESL，增大电容。对于多个（n）同样值的电容来说，并联使用之后，等效电容C变为nC，等效电感L变为L/n，等效ESR变为R/n，但谐振频率不变（如图15）。
不同值的电容并联情况就会更为复杂，因为每个电容的谐振频率不同，当工作频率处于两个谐振频率之间时，一些电容表现为感性，另外一些表现为容性，这就形成了一个LC并联谐振电路，当处于谐振状态时，电感和电容之间进行周期性的能量交换，这样流经电源层的电流极小，电源层表现为高阻抗状态，这种现象也被称为反谐振（Anti-resonance）。其实不光是并联的电容会出现这种情况，电源平面和地平面本身就是一个等效的电容，所以它也会和在一定频率下呈感性的电容发生并联谐振。如何降低反谐振带来的影响，这是电源完整性设计中需要重视的地方。
前面提到，Q值是体现电路中能量衰减的品质因素，Q值太大，会造成曲线中的尖峰加剧（图16所示）。极端的考虑，如果电容的寄生电阻ESR为零，那么Q值将无穷大，在并联谐振点的等效阻抗也变为无穷大。所以，从这点考虑，电容的ESR并非是越小越好，需要考虑到反谐振的情况，一般应用于电源旁路的时候，我们应该使用Q值较小的电容。此外，使用多种电容，减小不同电容之间谐振频率的相对差值，也可以有效的减小反谐振的影响（图17）。
mA ns V pF dt
CdV I 7515.230=×==nF ns A dV Idt C 75%25.2175.3=××==
pH ns mohms Tr X F X L MAX knee MAX TOT 24.414.313.132=×=?=??=π
π4．如何选择电容
对于一个实际的电路系统，我们如何正确选取合适的电容呢？我们以一个实际例子来说明，假设电路中有50个驱动缓冲器同时开关输出，边沿速度1ns ，负载30pF ，电压2.5伏，允许波动范围为+/-2%（如果考虑电源层的阻抗影响，可允许的波动范围可增加）。则最简单的一种方法就是看负载的瞬间电流消耗，计算方法如下：
1． 先计算负载需要的电流I
, 则总的电流需要：50X75mA=3.75A 2． 然后可以算出需要的电容 3． 考虑到实际情况可能因为温度，老化等影响，可以取80nF 的电容以保证一定的裕量。
并可采用两个40nF 的并联，以减小ESR 。
上面的这种计算方法很简单，但实际的效果不是很好，特别是在高频电路的应用上，会 出现很多问题。比如上面的这个例子，即便电容的电感很小，只有1nH ，但根据dV=Ldi/dt ，可以算出大概有3.75V 的压降，这显然是无法接受的。
因此，针对较高频率的电路设计时，我们要采用另外一种更为有效的计算方法，主要的是看回路电感的影响。仍以刚才那个例子分析：
1．先计算电源回路允许的最大阻抗X max
X max =ΔV/ΔI=0.05V/3.75A=13.3 mohms
2．考虑低频旁路电容的工作范围F BYPASS
F BYPASS =X max /2ΠL 0=13.3/(2X3.14X5)=424KHz
这是考虑板子上电源总线的去耦电容，一般取值较大的电解电容，这里假设其寄生电感为5nH。可以认为频率低于F BYPASS 的交流信号由板级大电容提供旁路。
4． 考虑最高有效频率F knee ，也称为截止频率
F knee =0.5/Tr=0.5/1ns=500MHz，截止频率代表了数字电路中能量最集中的频率范围，超 过F knee 的频率将对数字信号的能量传输没有影响。
5． 计算出在最大的有效频率（F knee ）下，电容允许的最大电感L TOT
6． 假设每个电容的ESL 为1.5nH(包含焊盘引线的电感)，则可算出需要的电容个数N ：
N=ESL/L TOT =1.5nH/4.24pH=354
7． 电容在低频下不能超过允许的阻抗范围，可以算出总的电容值C
uF mohms
KHz X F C MAX BYPASS 3.283.1342414.32121
=×××=?=π 8． 最后算出每个电容的取值Cn
Cn=C/N=28.3uF/354=80nF
计算结果表示，为了到达最佳设计效果，我们需要将354个80nF 的电容平均分布在整个PCB 板上，但是从实际情况看，这么多电容往往是不太可能的，如果同时开关的数目减少，上升沿不是很快，允许电压波动的范围更大的话，计算出来的结果也会变化很大。如果实际的高速电路要求的确很高的话，我们只有尽可能选取ESL 较小的电容来避免使用大量的电容。
5． 电容在Layout 中注意事项
通过对以上电容特性的分析，我们可以大致总结出高速PCB 布线中对电容处理的要求，简单的说就是降低电感。具体措施主要有：
减小电容引线/引脚的长度。
使用宽的连线。
电容尽量靠近器件，并直接和电源管脚相连。
降低电容的高度（使用表贴型电容）。
电容之间不要共用过孔，可以考虑打多个过孔接电源/地。
电容的过孔要尽量靠近焊盘（能打在焊盘上最佳），如图18所示：
1、输出纹波噪声的测量及输出电路的处理 PWM 开关电源的输出的纹波噪声与开产频率有关。其纹波噪声分为两大部分：纹波（包括开关频率的纹波和周期及随机性漂移）和噪声（开关过程中产生）。 周期及随机性漂移 在纹波与噪声的测量过程中，如果不使用正确的测量方法将无法正确地测量出真出的输出纹波噪声。下面是推荐的测量方法： 平行线测量法:输出管脚接平行线后接电容,在电容两端使用20MHz C 为瓷片电容，负载与模块之间的距离在51mm 和76mm(2in.和3in)之间。 在大多数电路中, 2、多路输出的交互调节及其应用 交互调节的优点。图中lo1路负载电流、Vo2为辅助路输出电压。由图可见，20% 100% Io2 在主路负载从20%～100%变化时，辅助路输出电压随 辅助路负载电流的变化曲线中，辅助路输出电压始终在±4%范围之内。即使在最坏的情况，即主路空载、辅助路江载，主路满载、辅助路空载时其输出电压也能保证在标称电压的±10%范围之内。由此，对于输出稳压精度要求不太高的情况下，这种不稳压的辅助输出不仅能够满足供电的条件，而且相对成本低、器件少、可靠性高。建议用户首先考虑不稳压的辅助输出的电源模块。 开关电源基础知识简介
3、容性负载能力与电源输出保护 建议用户对电源模块的阻性负载取大于10%额定负载，这样模块工作比较稳定。 电容作为电源去耦及抗干扰的手段，在现代电子线路中必不可少，本公司的电源模块考虑此因素，都有相当的容性负载能力。但由于考虑到电源的综合保护能力，尤其是输出过载保护， 容性负载能力不可能太大，否则保护特性将变差。因此用户在使用过程中负载电容总量不应 超过最大容性负载能力。 Vo 输出电流保护一般有四种方式： ●恒流式：当到达电流保护点时，输出电流随负载的 进一步的加重，略有增加，输出电压不断下降。 ●回折式：当到达电流保护点时，输出电流随负载的 的加重，输出电压不断下降，同时输出电流也不断下降。 ●恒流-截止式：当到达电流保护点时，首先是恒流式 ●精确自恢复截止式：输出电流到达保护点，电源模块输出被禁止，负载减轻电路自恢复。 在大部分电路中使用恒流式与截止式较多，比较理想的保护方式是精确自恢复截止式，或者恒流-截止式保护。其中恒流式、回折式保护本质上就是自恢复的，但输出短路时的功耗较大， 尤其是恒流式。而截止式、恒流-截止式保护的自恢复特性须加辅助复位电路来完成自恢复，其 输出过载时的功耗可以通过复位电路的周期进行调整，即调整间歇启动的时间间隔。一般电流 保护1.2~2倍标称输出电流。精确自恢复截止式电流保护点设定为标称输出电流1.2倍或1.3倍。 一般输出有过压嵌位保护。 4、负载瞬态响应 当输出的负载迅速发生变化时，输出的电压会出现 上冲或下跌。电源模块经过调整恢复原输出电压。这个 响应过程中有两个重要的指标：过冲电压（ Vo）和恢复 时间（tr）。过冲越小，恢复时间越短，系统响应速度 越快。一般在25%的标称负载阶跃变化，输出电压的 过冲为4%VO，恢复时间为500μS左右。 5、外围推荐电路 1）输出电压的调节： 本公司产品中有TRIM输出管脚的产品，可以通过电阻或电位器对输出电压进行一定范围内的调节。将电位器的中心与TRIM相连，在有+S，-S管脚的模块中，其他两端分别接+S、-S，没有相应主路的输出正负极（+S接Vo1，-S接GND上，调节电位器即可。辅路跟随主路调节。电位器阻值根据输出电压的大小选用5～20K?比较合适。一般微调范围为±10%。
本文始於2010年初，2011年開放閱覽，將說明PI不是只看Resonance、Target Impedance來下de-coupling cap.，或看IR drop而已，應先避免電源\地平面不當分割，再下電容加強改善Target Impedance，才是較好的設計方式。另外還以實例說明做PI模擬時，電容模型輸入正確寄生電感值的重要性，以及分地與合地設計時，近場的差異。 1.Verification of board import 1.1 check stack-up 1.2 check net 1.3 check circuit element 2.Resonant mode analysis 2.1 未修改前，原分地、分power 2.2 部分power plane合併(已合地) 2.3 加de-coupling電容(已合地、合power) 3.Target Impedance 3.1 VDD3.3V for general IO 3.2 RF_VDD33 4.Voltage Drop (IR drop) 4.1 Generate sources and sinks 4.2 Meshing 4.3 Plotting and analyzing results 4.3.1. 原分地、分電源 4.3.2. 合地、合電源後 5.案例分析-- DCDC noise couple 5.1 模擬方法描述 5.2 模擬結果 5.2.1 電流分佈密度 5.2.2 近場強度分佈 6.問題與討論 6.1 為何在數MHz低頻存在resonant頻點? 6.2 Resonant 要壓到什麼程度才夠? 6.3 Target Impedance要壓到什麼程度才夠?
电源完整性仿真让电路板更完美 为PCB(印刷电路板)上的芯片提供电能不再是一种简单的工作。过去，通过细走线将IC连接到电源和地就行了，这些走线占不了多少空间。当芯片速度升高时，就要用低阻抗电源为它们供电，如用PCB上的一个电源层。有时候，只需要用四层电路板 上的一个电源层和一个地层，就可以解决大多数电源完整性问题。除了电源层以外，还可以为每只IC去耦，以解决设计中繁琐的电源问题。 不过，现在的PCB空间(还有成本与你的日程)都很紧张，这些问题也带来了对电源的影响。Mentor Graphics公司的仿真 与模拟系列产品高级总监Dave Kohlmeier称：“消费设备与便携设备都在为节省成本而使用更少的PCB层，但它们上面的IC却 需要更多的电压等级。”这些问题不仅影响着便携产品，工业产品也有空间约束(图1)。一个现代蜂窝基站的电路要装在天线上的一个小盒子里，而天线通常位于建筑内的19英寸机架中。 在大批量的消费产品与汽车产品中，成本是关键因素。在PCB上放一堆可能不需要的电容，肯定是不可接受的。为获得成功，设计周期会缩短到以周以月计，而不是年。现在，不可能只为了修补和优化电源层和地层而花时间去重做一遍PCB板。 为现代电子产品设计电源系统是一个令人畏惧的挑战。DDR存储器工作在1600Mbps，并很快就会运行到四重模式的2200Mbps。更糟糕的是，它是一种单端输出，意味着你的电源系统必须应对电源电流的突发性挑战。器件中的数字门可能同时都在开关，电 源完整性工程师将这种特性描述为同步开关噪声。串行通信有着困难的电源需求。802.3ba以太网标准要求的数据速率为40Gbps 和100Gbps(参考文献1)。 现代数字芯片的运行电压低于1V，这意味着，即使毫伏级的噪声也会造成与数据相关的问题。多只芯片会从统计上增加和造成电源下降或过压问题。你的系统可能数周甚至数月都运行正常，而某个时刻所有数字电路的同时开关却造成系统的重启。这 些电源完整性问题都难于查出。系统中单只芯片的电源完整性问题可能影响系统的其它芯片，从而导致重启。美国国家半导体公 司的模拟应用工程师Paul Grohe指出：“即使纳秒级的电力损失也会使系统不可靠。”Ansys公司信号完整性产品经理Steve Patel 称，设计可靠性的关键在于尽可能减小电源噪声，意味着数字系统工程师必须懂得模拟甚至RF的设计概念。 电源系统工程师知道，电源系统必须有低的阻抗(图2)，而模拟工程师的概念是，模拟IC电源脚上的噪声越小越好。与数字芯片不同，模拟芯片不存在噪声阈值。PSRR(电源抑制比)规格说明了有多少电源噪声会渗入到器件的输出脚。数字系统工程师 现在也必须应付相同的电源噪声问题(见附文“请换个人跟我谈”)。
电源完整性设计 作者:于博士 一、为什么要重视电源噪声 芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。 对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。 除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。 由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。 二、电源系统噪声余量分析 绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V 电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V 电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片
四、电源的基本参数 1电压 2输入电压 就是市电电压。 国内电压是220V，但电网电压并不是时刻稳定在220V，而是有一定的波动。采用被动PFC 的电源，可以适应的电网电压一般是在180~264V 之间，当电压突然降低到180V 以下时，电源会出现重新启动的现象；电压偏高，则会导致电源保险烧毁。 第15 页 部分电源可以承受电压的缓慢下降，甚至电压缓降到180V 以下时，也可以正常工作， 但此时电源的负载能力也将下降，难以达到额定功率的输出。采用了主动PFC 电路的电源，适应电压可以扩大到90~264V，在此区间均可正常使用。需要指出的是，不是所有 主动PFC 电源，都是宽电压设计。 4.1.2 输出电压 就是电源输出给电脑使用的直流电压。 ATX 电源输出的直流电压有+5V、+12V、-12V 、+5VSB、+3.3V。 同样，电源所输出的直流电压也会有一定的波动。我们允许输出电压有一定的波动，但不能超过INTEL 所界定的范围，正电压允许在基准值上下5%之内波动，而负电压允许在上下10%之内波动，如+5V 的正常范围是4.75~5.25V，而-12V 的正常范围是-10.8~-13.2V 。 要求电源在空载、轻载、典型负载与满载状态下，各路输出电压均在允 许范围 内。当超过此范围，电脑运行就有可能出现问题。检测电源的输出电压需要使用万用表等设备，软件检测的结果往往并不精确。电源输出电压的稳 定性，是电源的一个重要指标，但绝不是判断一款电源优劣的唯一指标。电源性能指标非常繁多，电压的稳定性只是其中一项。只要电源输出在合理的范围内，对电脑配件都不会造成负面影响，这时电压的波动范围在1%和5%的意义是一样的，过分地关注波动的大小是不必要的。但波动的相对大小，侧面反映了电源的负载能力，波动率相对越小的电源，其实际的最大输出功率可能越大，毕竟，输出电压超出规定范围时的输出功率是没有益处的。 相对来说，电压偏高比电压偏低更具有危险性，电压偏低至多引起电脑工作的不正常，而电压偏高则可能烧毁硬件。一
Cadence PDN电源平面完整性分析 ——孙海峰 随着超大规模集成电路工艺的发展，芯片工作电压越来越低，而工作速度越来越快，功耗越来越大，单板的密度也越来越高，因此对电源供应系统在整个工作频带内的稳定性提出了更高的要求。电源完整性设计的水平直接影响着系统的性能，如整机可靠性，信噪比与误码率，及EMI/EMC等重要指标。板级电源通道阻抗过高和同步开关噪声SSN过大会带来严重的电源完整性问题，这些会给器件及系统工作稳定性带来致命的影响。PI设计就是通过合理的平面电容、分立电容、平面分割应用确保板级电源通道阻抗满足要求，确保板级电源质量符合器件及产品要求，确保信号质量及器件、产品稳定工作。 Cadence PCB PDN analysis电源平面分析主要可以解决以下几个问题： 板级电源通道阻抗仿真分析，在充分利用平面电容的基础上，通过仿真分析确定旁路电容的数量、种类、位置等，以确保板级电源通道阻抗满足器件稳定工作要求。 板级直流压降仿真分析，确保板级电源通道满足器件的压降限制要求。 板级谐振分析，避免板级谐振对电源质量及EMI的致命影响等。 那么Cadence PCB PDN analysis如何对PCB进行电源平面完整性的分析？接下来，我将以一个3v3如下图所示的电源平面为例，来进行该平面的电源平面分析。
对图中3v3电源平面进行完整性分析，具体步骤将作详细解析。 在对该电源平面进行分析之前，我们需要首先确定PCB参数的精确，如：电源平面电平Identify DC Nets、PCB叠层参数Cross-Section等，这些参数都必须和PCB板厂沟通（板厂对叠层参数生产能力不同），在此基础上精确参数方能得到精确的分析结果。这些参数也可以在PDN Analysis分析界面上点击Identify DC Nets，Cross-Section来调整优化。
于博士信号完整性研究网 https://www.doczj.com/doc/1217168990.html, 电源完整性设计详解 作者：于争 博士 2009年4月10日
目 录 1 为什么要重视电源噪声问题？....................................................................- 1 - 2 电源系统噪声余量分析................................................................................- 1 - 3 电源噪声是如何产生的？............................................................................- 2 - 4 电容退耦的两种解释....................................................................................- 3 - 4.1 从储能的角度来说明电容退耦原理。..............................................- 3 - 4.2 从阻抗的角度来理解退耦原理。......................................................- 4 - 5 实际电容的特性............................................................................................- 5 - 6 电容的安装谐振频率....................................................................................- 8 - 7 局部去耦设计方法......................................................................................- 10 - 8 电源系统的角度进行去耦设计..................................................................- 12 - 8.1 著名的Target Impedance（目标阻抗）..........................................- 12 - 8.2 需要多大的电容量............................................................................- 13 - 8.3 相同容值电容的并联........................................................................- 15 - 8.4 不同容值电容的并联与反谐振（Anti-Resonance）......................- 16 - 8.5 ESR对反谐振（Anti-Resonance）的影响......................................- 17 - 8.6 怎样合理选择电容组合....................................................................- 18 - 8.7 电容的去耦半径................................................................................- 20 - 8.8 电容的安装方法................................................................................- 21 - 9 结束语..........................................................................................................- 24 -
是德科技 ADS 克服信号和电源完整性挑战的 10 种方法 技术概述
Keysight EEsof EDA 的先进设计系统（ADS）软件是全球闻名的电子设计自动化软件，是射频、微波和高速数字应用的理想选择。为了提高效率，ADS 采用了一系列新技术，其中包括两个电磁（EM）软件解决方案，专门用于帮助信号和电源完整性工程师提高 PCB 设计中的高速链路性能。以下列出了 ADS 帮助工程师克服信号和电源完整性挑战的 10 种方法。 1. ADS 为您的 SI EM 表征提供出色的速度和准确性.....................................................第 2 页 2. ADS 简化部件 S 参数文件的使用................................................................................第 4 页 3. ADS 提供先进的通道仿真器技术................................................................................第 6 页 4. ADS 立身于技术（如 PAM-4）潮头 .............................................................................第 9 页 5. ADS 加速 DDR4 仿真方法 ...........................................................................................第 12 页 6. ADS 将电源交到设计人员（PI 分析）手中 ...................................................................第 15 页 7. ADS 可实现平坦的 PDN 阻抗响应 ..............................................................................第 18 页 8. ADS 提供电热仿真 .......................................................................................................第 21 页 9. ADS 有一个互连工具箱（Via Designer 和 CILD）..............................................................第 22 页 10. ADS 传递是德科技理念： 人力资源、硬件和软件资源的结合，开启测量新视野..................................................第23 页 1. ADS 为您的 SI EM 表征提供出色的速度和准确性 在精确表征高速通道的损耗和耦合时，通常会使用电磁（EM）技术。随着数据速率提升，我们面临的一个主要困境是选择使用哪种 EM 技术。全波通用 EM 仿真工具可在高频下提供所需的精度。用于 SI 分析的 3D-EM 技术的限制因素是 PCB 设计的规模和复杂性。高密度电路板需要花大量时间去手动简化版图，根据所需仿真的信号网络进行切板，并在实际的时间内（通常要很多小时）优化网格得到准确的仿真结果。设计人员一次只能验证电路板的一小部分。 相比之下，混合仿真器则要快得多，并且可以覆盖电路板上更大的网络范围。然而，仿真是否能够与测量很好地关联，这个问题始终存在。此外，使用简化方法还让您错过了哪些 EM 效应？ ADS 推出了两种 EM 分析解决方案— SIPro 和 PIPro，它们专门为克服这些挑战而设计。SIPro 侧重于对大型、复杂的高速 PCB 上的高速链路进行 SI EM 分析，而 PIPro 则侧重于对配电网络（PDN）进行 PI EM 分析，包括直流 IR 压降分析、交流 PDN 阻抗分析和电源面共振分析。 尤其是，SIPro 采用了复合 EM 技术，提供比通用 EM 解决方案容量更高的纯 EM 分析。它可以捕获所有相关的 EM 效应，如过孔之间的耦合、过孔到微带转换以及信号到地/电源面耦合。SIPro 和 PIPro EM 仿真器套件都提供了网络驱动的用户界面，设计人员可以在这个界面上快速选择他们想要仿真的网络，以及电源面和接地面及元器件，并且无需花费时间或精力在仿真之前手动编辑或操作版图对象。端口也可以自动设置。利用这一流程，设计人员只需不超过 20 次点击，就能迅速完成从版图到获得仿真结果的过程（图 1）。
UPS不间断电源基础知识及保养 UPS电源是保障供电稳定和连续性的重要设备，因其主要机智 能化程度高，储能器材采用免维护蓄电池，使得在运行中往往忽略了对该系统的维护与检修。其实维护的好坏，对电源的寿命和故障率有很大影响，下面根据我们使用中的具体情况和维护经验介绍UPS电源的使用注意事项和日常维护要求。 虽说各企业配置的UPS供电系统设备型号及系统容量有所不同，但其原理和主要功能基本相同。在UPS电源类型选择上各站都选择了在线式，这时因为在线式UPS电源系统具有对各类供电的零时间切换，自身供电时间的长短可选，并具有稳压、稳频、净化的特点。当UPS电源系统本身出现故障时有自动旁路功能，当需要检修时可采用手动旁路，使检修、供电互不影响。 一、 UPS电源系统 UPS电源系统由4部分组成：整流、储能、变换和开关控制。其系统的稳压功能通常是由整流器完成的，整流器件采用可控硅或高频开关整流器，本身具有可根据外电的变化控制输出幅度的功能，从而当外电发生变化时（该变化应满足系统要求），输出幅度基本不变的 整流电压。净化功能由储能电池来完成，由于整流器对瞬时脉冲干扰不能消除，整流后的电压仍存在干扰脉冲。储能电池除可存储直流直能的功能外，对整流器来说就象接了一只大容器电容器，其等效电容量的大小，与储能电池容量大小成正比。由于电容两端的电压是不能突变的，即利用了电容器对脉冲的平滑特性消除了脉冲干扰，起到了
净化功能，也称对干扰的屏蔽。频率的稳定则由变换器来完成，频率稳定度取决于变换器的振荡频率的稳定程度。为方便UPS电源系统的日常操作与维护，设计了系统工作开关，主机自检故障后的自动旁路开关，检修旁路开关等开关控制。 在电压工作正常时，给负载供电而且，同时给储能电池充电；当突发停电时，UPS电源开始工作，由储能电池工给负载所需电源，维持正常的生产；当由于生产需要，负载严重过载时，由电网电压经整流直接给负载供电。UPS电源系统主要分两大部分，主机和储能电池。额定输出功率的大小取决于主机部分，并与负载属那种性质有关，因为UPS电源对不同性能的负载驱动能力不同，通常负载功率应满足UPS电源70％的额定功率。储能电池容量的选取当负载功率确定后主要取决其后备时间的长短，主要由备用电源的接入时间来定，通常在几分钟或几个小时不等。 一、电源工作原理 变换：将电网来的交流电经自耦变压器降压、全波整流、滤波变为直流电压，供给逆变电路。输入有软启动电路，可避免开机时对电网的冲击。 逆变电路：采用大功率IGBT模块全桥逆变电路，具有很大的功率富余量，在输出动态范围内输出阻抗特别小，具有快速响应特性。由于采用高频调制限流技术，及快速短路保护技术，使逆变器无论是供电电压瞬变还是负载冲击或短路，均可安全可靠地工作。 控制驱动：控制驱动是完成整机功能控制的核心，它除了提供检测、
电源完整性理论基础 ------- 阿鸣随着PCB设计复杂度的逐步提高，对于信号完整性的分析除了反射，串扰以及EMI之外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。尤其当开关器件数目不断增加，核心电压不断减小的时候，电源的波动往往会给系统带来致命的影响，于是人们提出了新的名词：电源完整性，简称PI(power integrity)。其实，PI和SI是紧密联系在一起的，只是以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但随着系统设计对仿真精度的要求不断提高，这种假设显然是越来越不能被接受的，于是PI的研究分析也应运而生。从广义上说，PI是属于SI研究范畴之内的，而新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。虽然电源完整性主要是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分，通常把如何减少地平面的噪声也作为电源完整性中的一部分进行讨论。 一． 电源噪声的起因及危害 造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路上存在的电感。从表现形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图1-a）；非理想电源阻抗影响（图1-b）；谐振及边缘效应（图1-c）。
对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并不如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，见图2： 开关噪声给信号传输带来的影响更为显著，由于地引线和平面存在寄生电感，在开关电流的作用下，会造成一定的电压波动，也就是说器件的参考地已经不再保持零电平，这样，在驱动端（见图3-a），本来要发送的低电平会出现相应的噪声波形，相位和地面噪声相同，而对于开关信号波形来说，会因为地噪声的影响导致信号的下降沿变缓；在接收端（见图3-b），信号的波形同样会受到地噪声的干扰，不过这时的干扰波形和地噪声相位相反；另外，在一些存储性器件里，还有可能因为本身电源和地噪声的影响造成数据意外翻转（图3-c）。 从前面的图3-c我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图4）。
电源完整性设计电容的安装方法 电容的安装方法 电容的摆放 对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。下面的图14就是一个摆放位置的例子。本例中的电容等级大致遵循10倍等级关系。 图14 电容摆放位置示例 还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。如果把上图中的680pF电容都放在芯片的上部，由于存在去耦半径问题，那么就不能对芯片下部的电压扰动很好的去耦。 电容的安装 在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也
是同样。这样流经电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出线->过孔->地平面，图15直观的显示了电流的回流路径。 图15 流经电容的电流回路 放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。图16显示了几种过孔放置方法。 图16 高频电容过孔放置方法 第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。 第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。 第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的
如何实现电源PCB板完整性的设计 在电路设计中，一般我们很关心信号的质量问题，但有时我们往往局限在信号线上进行研究，而把电源和地当成理想的情况来处理，虽然这样做能使问题简化，但在高速设计中，这种简化已经是行不通的了。尽管电路设计比较直接的结果是从信号完整性上表现出来的，但我们绝不能因此忽略了电源完整性设计。因为电源完整性直接影响最终PCB板的信号完整性。电源完整性和信号完整性二者是密切关联的，而且很多情况下，影响信号畸变的主要原因是电源系统。例如，地反弹噪声太大、去耦电容的设计不合适、回路影响很严重、多电源/地平面的分割不好、地层设计不合理、电流不均匀等等。 （1）电源分配系统 电源完整性设计是一件十分复杂的事情，但是如何近年控制电源系统（电源和地平面）之间阻抗是设计的关键。理论上讲，电源系统间的阻抗越低越好，阻抗越低，噪声幅度越小，电压损耗越小。实际设计中我们可以通过规定最大的电压和电源变化范围来确定我们希望达到的目标阻抗，然后，通过调整电路中的相关因素使电源系统各部分的阻抗（与频率有关）目标阻抗去逼近。 （2）地反弹 当高速器件的边缘速率低于0.5ns时，来自大容量数据总线的数据交换速率特别快，当它在电源层中产生足以影响信号的强波纹时，就会产生电源不稳定问题。当通过地回路的电流变化时，由于回路电感会产生一个电压，当上升沿缩短时，电流变化率增大，地反弹电压增加。此时，地平面（地线）已经不是理想的零电平，而电源也不是理想的直流电位。当同时开关的门电路增加时，地反弹变得更加严重。对于128位的总线，可能有50_100个I/O线在相同的时钟沿切换。这时，反馈到同时切换的I/O驱动器的电源和地回路的电感必须尽可能的低，否则，连到相同的地上的静止将出现一个电压毛刷。地反弹随处可见，如芯片、封装、连接器或电路板上都有可能会出现地反弹，从而导致电源完整性问题。 从技术的发展角度来看，器件的上升沿将只会减少，总线的宽度将只会增加。保持地反弹在可接受的唯一方法是减少电源和地分布电感。对于，芯片，意味着，移到一个阵列晶片，
SIwave电源完整性仿真教程V1.0 目录 1软件介绍 (4) 2.1功能概述 (4) 2.2操作界面 (5) 2.3常用热键 (7) 2仿真的前期准备 (8) 2.1软件的准备 (8) 2.2 PCB文件导入 (8) 2.2.1 Launch SIwave方式 (8) 2.2.1 ANF+CMP方式 (9) 2.3 PCB的Validation Check (10) 2.4 PCB叠层结构设置 (11) 2.5仿真参数设置 (13) 2.6 RLC参数修正 (14) 2.6.1 RLC的自动导入 (14) 2.6.2检视自动导入的RLC默认值 (15)
2.6.3批量修改RLC值 (16) 2.6.4套用大厂的RLC参数 (16) 3 SIwave仿真模式 (17) 3.1谐振模式 (17) 3.2激励源模式 (19) 3.3 S参数分析 (22) 4实例仿真分析 (24) 4.1从Allegro中导入SIwave (24) 4.2 Validation Check (24) 4.3叠层结构设置 (24) 4.4无源参数RLC修正 (25) 4.5平面谐振分析 (27) 4.6目标阻抗（Z参数）分析 (28) 4.7选取退耦电容并添加 (29) 4.8再次运行仿真查看结果 (30) 5问题总结 (32)
5.1 PCB谐振的概念 (32) 5.2为何频率会有实部和虚部 (33) 5.3电容的非理想特性影响 (34) 5.4地平面完整与回流路径连续 (34) 5.5电源目标阻抗 (35)
1软件介绍 2.1功能概述 Ansoft SIwave主要用于解决电源完整性问题，采用全波有限元算法，只能进行无源的仿真分析。Ansoft SIwave虽然功能强大，但并非把PCB导入，就能算出整块板子的问题在哪里。还需要有经验的工程设计人员，以系统化的设计步骤导入此软件检查PCB设计。主要功能如下： 1.计算共振模式 在PDS电源地系统结构（层结构、材料、形状）的LAYOUT之前，我们可以计算出PDS 电源地系统的共有的、内在的共振模式。可以计算在目标阻抗要求的带宽或更高的带宽范围内共振频率点。 2. 查看共振模式下的电压分布图 避免把大电流的IC芯片放置于共振频率的电压的峰值点和电压谷点。原因是当把这些源放在共振频率的电压的峰值点和电压谷点的时候很容易引起共振。 3.侦测电压 利用电流源代替IC芯片放置于它们可能的LAYOUT placement位置的周围、同时放置电压探头于理想IC芯片的位置侦测该位置的电压频率相应。在电压的频率相应的曲线中，峰值电压所对应的频率点就是共振频率的发生点。 4.表面电压 基于电压峰值频率，查看这些频率点的表面电压的分布情况，把退耦电容放置于电压
DesignCon 2011 Signal and Power Integrity for a 1600 Mbps DDR3 PHY in Wirebond Package June Feng, Rambus Inc. [Email: jfeng@https://www.doczj.com/doc/1217168990.html,] Ralf Schmitt, Rambus Inc. Hai Lan, Rambus Inc. Yi Lu, Rambus Inc.
Abstract A DDR3 interface for a data rate of 1600MHz using a wirebond package and a low-cost system environment typical for consumer electronics products was implemented. In this environment crosstalk and supply noise are serious challenges and have to be carefully optimized to meet the data rate target. We are presenting the signal and power integrity analysis used to optimize the interface design and guarantee reliable system operation at the performance target under high-volume manufacturing conditions. The resulting DDR3 PHY was implemented in a test chip and achieves reliable memory operations at 1600MHz and beyond. Authors Biography June Feng received her MS from University of California at Davis, and BS from Beijing University in China. From 1998 to 2000, she was with Amkor Technology, Chandler, AZ. She was responsible for BGA package substrate modeling and design and PCB characterization. In 2000, she joined Rambus Inc and is currently a senior member of technical staff. She is in charge of performing detailed analysis, modeling, design and characterization in a variety of areas including high-speed, low cost PCB layout and device packaging. Her interests include high-speed interconnects modeling, channel VT budget simulation, power delivery network modeling and high-frequency measurements. Ralf Schmitt received his Ph.D. in Electrical Engineering from the Technical University of Berlin, Germany. Since 2002, he is with Rambus Inc, Los Altos, California, where he is a Senior Manager leading the SI/PI group, responsible for designing, modeling, and implementing Rambus multi-gigahertz signaling technologies. His professional interests include signal integrity, power integrity, clock distribution, and high-speed signaling technologies. Hai Lan is a Senior Member of Technical Staff at Rambus Inc., where he has been working on on-chip power integrity and jitter analysis for multi-gigabit interfaces. He received his Ph.D. in Electrical Engineering from Stanford University, M.S. in Electrical and Computer Engineering from Oregon State University, and B.S. in Electronic Engineering from Tsinghua University in 2006, 2001, and 1999, respectively. His professional interests include design, modeling, and simulation for mixed-signal integrated circuits, substrate noise coupling, power and signal integrity, and high-speed interconnects. Yi Lu is a senior systems engineer at Rambus Inc. He received the B.S. degree in electrical engineer and computer science from U.C. Berkeley in 2002 with honors. In 2004, he received the M.S. degree in electrical engineering from UCLA, where he designed and fabricated a 3D MEMS microdisk optical switch. Since joining Rambus in 2006, he has been a systems engineer designing various memory interfaces including XDR1/2 and DDR2/3.
558IEEE TRANSACTIONS ON ADV ANCED PACKAGING,VOL.30,NO.3,AUGUST2007 An Integrated Signal and Power Integrity Analysis for Signal Traces Through the Parallel Planes Using Hybrid Finite-Element and Finite-Difference Time-Domain Techniques Wei-Da Guo,Guang-Hwa Shiue,Chien-Min Lin,Member,IEEE,and Ruey-Beei Wu,Senior Member,IEEE Abstract—This paper presents a numerical approach that com-bines the?nite-element time-domain(FETD)method and the?-nite-difference time-domain(FDTD)method to model and ana-lyze the two-dimensional electromagnetic problem concerned in the simultaneous switching noise(SSN)induced by adjacent signal traces through the coupled-via parallel-plate structures.Applying FETD for the region having the source excitation inside and FDTD for the remaining regions preserves the advantages of both FETD ?exibility and FDTD ef?ciency.By further including the transmis-sion-line simulation,the signal integrity and power integrity is-sues can be resolved at the same time.Furthermore,the numer-ical results demonstrate which kind of signal allocation between the planes can achieve the best noise cancellation.Finally,a com-parison with the measurement data validates the proposed hybrid techniques. Index Terms—Differential signaling,?nite-element and?nite-difference time-domain(FETD/FDTD)methods,power integrity (PI),signal integrity(SI),simultaneous switching noise(SSN), transient analysis. I.I NTRODUCTION I N RECENT years,considerable attention has been devoted to time-domain numerical techniques to analyze the tran-sient responses of electromagnetic problems.The?nite-differ-ence time-domain(FDTD)method proposed by Yee in1966 [1]has become the most well-known technique because it pro-vides a lot of attractive advantages:direct and explicit time-marching scheme,high numerical accuracy with a second-order discretization error,stability condition,easy programming,and minimum computational complexity[2].However,it is often in-ef?cient and/or inaccurate to use only the FDTD method to deal Manuscript received March3,2006;revised November6,2006.This work was supported in part by the National Science Council,Republic of China,under Grant NSC91-2213-E-002-109,by the Ministry of Education under Grant93B-40053,and by Taiwan Semiconductor Manufacturing Company under Grant 93-FS-B072. W.-D.Guo,G.-H.Shiue,and R.-B.Wu are with the Department of Electrical Engineering and Graduate Institute of Communication Engi-neering,National Taiwan University,10617Taipei,Taiwan,R.O.C.(e-mail: f92942062@https://www.doczj.com/doc/1217168990.html,.tw;d9*******@https://www.doczj.com/doc/1217168990.html,.tw;rbwu@https://www.doczj.com/doc/1217168990.html,.tw). C.-M.Lin is with the Packaging Core Competence Department,Advanced Assembly Division,Taiwan Semiconductor Manufacturing Company,Ltd., 30077Taiwan,R.O.C.(e-mail:chienmin_lin@https://www.doczj.com/doc/1217168990.html,). Color versions of one or more of the?gures in this paper are available online at https://www.doczj.com/doc/1217168990.html,. Digital Object Identi?er10.1109/TADVP.2007.901595with some speci?c structures.Hybrid techniques,which com-bine the desirable features of the FDTD and other numerical schemes,are therefore being developed to improve the simula-tion capability in solving many realistic problems. First,the FDTD(2,4)method with a second-order accuracy in time and a fourth-order accuracy in space was incorporated to tackle the subgridding scheme[3]and a modi?ed form was employed to characterize the electrically large structures with extremely low-phase error[4].Second,the integration with the time-domain method of moments was performed to analyze the complex geometries comprising the arbitrary thin-wire and inhomogeneous dielectric structures[5],[6].Third,the?exible ?nite-element time-domain(FETD)method was introduced locally for the simulation of structures with curved surfaces [6]–[8]. With the advent of high-speed digital era,the simultaneous switching noise(SSN)on the dc power bus in the multilayer printed circuit boards(PCBs)causes paramount concern in the signal integrity and power integrity(SI/PI)along with the electromagnetic interference(EMI).One potential excitation mechanism of this high-frequency noise is from the signal traces which change layers through the via transition[9]–[11]. In the past,the transmission-line theory and the two-dimen-sional(2-D)FDTD method were combined successfully to deal with the parallel-plate structures having single-ended via transition[12],[13].Recently,the differential signaling has become a common wiring approach for high-speed digital system designs in bene?t of the higher noise immunity and EMI reduction.Nevertheless,for the real layout constraints,the common-mode currents may be generated from various imbal-ances in the circuits,such as the driver-phase skew,termination diversity,signal-path asymmetries,etc.Both the differential-and common-mode currents can in?uence the dc power bus, resulting in the SSN propagating within the planes. While applying the traditional method to manage this case,it will need a much?ner FDTD mesh to accurately distinguish the close signals transitioning through the planes.Such action not only causes the unnecessary waste of computer memory but also takes more simulation time.In order to improve the computa-tional ef?ciency,this paper incorporates the FETD method to the small region with two or more signal transitions inside,while the other regions still remain with the coarser FDTD grids.While the telegrapher’s equations of coupled transmission lines are further introduced to the hybrid FETD/FDTD techniques,the 1521-3323/$25.00?2007IEEE