综合设计题目:数字录音机
一、设计目的：
1、了解数字录音技术的基本原理。
2、进一步掌握A/D 转换器与D/A 转换器的使用方法。
3、巩固和加深用汇编语言程序设计的能力。
二、设计所用器件和仪器设备：
1、实验箱 1台
2、计算机 1台
3、麦克及喇叭各1个
三、设计内容及要求：
1、将声传感器接J2，把代表语音的电信号送给ADC0809通道2(IN2)；D/A 转换器的输出端J1接喇叭(采用单缓冲方式)。电路如下：
2、编程以每秒钟5000次的速率采集IN2输入的语音数据并存入内存，共采集30000个数据（录6秒），然后再以同样的速率将数据送DAC0832使喇叭发声（放音）
四、设计方案流程图:
Y
N
五、实现的程序清单及注释:
DATAS SEGMENT
ioport equ 0c800h-280h
io0809 equ ioport+29ah;ADC0809通道2的入口地址
io0832 equ ioport+290h;DAC0832的片选地址
io8253 equ ioport+280h;8253的片选地址
io8255 equ ioport+288h;8255的片选地址
io8253c equ ioport+283h;8253的控制字地址
io8255c equ ioport+28bh;8255的控制字地址
msg0 db'
msg1 db0dh,0ah,'',0dh,0ah,'$';输入错误提示
msg2 db0dh,0ah,'
msg3 db0dh,0ah,'',0dh,0ah,'$';输入错
误提示
msg4 db0dh,0ah,'Recording...',0dh,0ah,'$';
msg5 db0dh,0ah,'Playing...',0dh,0ah,'$';
msg6 db'Input:','$';
msg7 db'--Digital Recorder v.N.0-- by Jackie Lam',0dh,0ah,'$';版本信息msg8 db0dh,0ah,'Thank you!',0dh,0ah,'$';
msg9 db0dh,0ah,'Record Complete!',0dh,0ah,'$';
msg10 db0dh,0ah,'Play Over.',0dh,0ah,'$';
msg11 db0dh,0ah,'If you want to pause,press any key!','$';暂停录音msg12 db0dh,0ah,'
msg13 db'
buf db60000 dup(?)
DATAS ENDS
CODES SEGMENT
ASSUME CS:CODES,DS:DATAS
START:
MOV AX,DATAS
MOV DS,AX
MOV DX,OFFSET MSG7;显示版本信息
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG7;显示版本信息
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG0;显示录音提示
MOV AH,09H;DOS中断调用，显示字符串'PRESS R TO START RECORD' INT 21H
MOV DX,OFFSET MSG6;显示输入
MOV AH,09H
INT 21H
MOV AH,1;输入并显示所作选择
INT 21H
CMP AL,'R';与大写“R”作比较
JZ OK0;输入“R”，进入录音
CMP AL,'r';否则与小写“r”作比较
JZ OK0;输入“r”，进入录音
MOV DX,OFFSET MSG1;否则，输入错误，显示错误信息MOV AH,09H
INT 21H
MOV DX,OFFSET MSG6;显示输入
MOV AH,09H
INT 21H
JNZ CHOOSE0
OK0:
MOV DX,OFFSET MSG4;显示正在录音
MOV AH,09H
INT 21H
;MOV DX,OFFSET MSG11;显示暂停播放提示
;MOV AH,09H
;INT 21H
MOV DI,OFFSET BUF;定义缓冲区的指针
MOV CX,60000;计数初值为采集数据的数目：60000
REC:
MOV DX,IO0809;0809的片选地址
OUT DX,AL;启动A/D转换
CALL DELAY
IN AL,DX;输入转换数据
INC DI;指针加1
;避免出现等待输入而无法继续自动循环录音过程，DOS中断调用的01、07号功能测试失败;MOV AH,0BH;检查键盘状态
;INT 21H
;TEST AL,00;与大写“P”作比较
;JZ OK2;录音完毕
;TEST AL,00;与小写“P”作比较
;JZ OK2;录音完毕
;DEC CX;CX-1
;JCXZ OK2;录音完毕
;JMP REC;无条件转移，回到录音过程
LOOP REC;循环装入30000个A/D转换后的数据
OK2:
MOV DX,OFFSET MSG9;显示录音完毕
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG2;显示播放录音提示
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG6;显示输入
MOV AH,09H
INT 21H
CHOOSE1:
MOV AH,1
INT 21H
CMP AL,'P';与大写“P”作比较
JZ OK1;输入“P”，进入放音
CMP AL,'p';与小写“P”作比较
JZ OK1;输入“p”，进入放音
MOV DX,OFFSET MSG3;否则，输入错误，显示错误信息
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG6;显示输入
MOV AH,09H
INT 21H
JNZ CHOOSE1
OK1:
MOV DX,OFFSET MSG5;显示正在播放录音
MOV AH,09H
INT 21H
MOV DI,OFFSET BUF;定义缓冲区的指针
MOV CX,60000;计数初值为采集数据的数目：30000
PLAY:
MOV DX,IO0832;DAC0832的片选地址
MOV AL,[DI];从缓冲区读取数据并进行D/A转换
OUT DX,AL;启动D/A转换
CALL DELAY;调用延时子程序，以1/5000秒的间隔（相当于每秒5000次的声音频率）输出转换后的声音
INC DI;缓冲区指针加1
LOOP PLAY;循环输出30000个声音信号
MOV DX,OFFSET MSG10;显示
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG12;重播显示
MOV AH,09H
INT 21H
MOV DX,OFFSET MSG13;重播显示
MOV AH,09H
INT 21H
REPLAY:
MOV DX,OFFSET MSG6;显示输入
MOV AH,09H
INT 21H
MOV AH,1;输入并显示所作选择
INT 21H
CMP AL,'R';与大写“R”作比较
JZ OK1;输入“R”，进入重播
CMP AL,'r';否则与小写“r”作比较
JZ OK1;输入“r”，进入重播
CMP AL,'Q';与大写“Q”作比较
JZ QUIT;输入“R”，退出
CMP AL,'q';否则与小写“q”作比较
JZ QUIT;输入“r”，退出
MOV DX,OFFSET MSG1;否则，输入错误，显示错误信息MOV AH,09H
INT 21H
JNZ REPLAY
QUIT:
MOV DX,OFFSET MSG8;显示"Thank you!"
MOV AH,09H
INT 21H
MOV AH,4CH;返回DOS
INT 21H
;由于需要以每秒5000次的速率采集数据，所以延时程序应该产生1/5000秒的时间延迟;8253所接时钟频率输入时1MHZ，所以计数200次可产生1/5000秒延时
DELAY PROC NEAR;延时子程序
PUSH DX;保存DX
MOV DX,IO8253C;8253控制字地址
MOV AL,10H;计数器0以只读低字节方式工作
OUT DX,AL;写入控制字
MOV DX,IO8253;8253的片选地址
MOV AL,200;计数初值
OUT DX,AL;写入计数初值
MOV DX,IO8255C;8255控制字地址
MOV AL,90H;采用方式0的A口输入
OUT DX,AL;写入控制字
MOV DX,IO8255;8255的PA0地址
OUTTEST:
IN AL,DX;将PA0的数据，也就是和PA0连接的OUT0的输出电平输入AL
TEST AL,01;检查OUT0是否为高电平
JZ OUTTEST
POP DX;恢复DX
RET
DELAY ENDP
CODES ENDS
ENDSTART
六、实验结果:
本次实验利用A/D和D/A转换器完美的实现了数字录音机的录制和播放过程。
录制最长时间增加到12秒，并可实现重播功能。
七、实验调试过程中遇到的问题:
本次实验代码的设计过程比较顺利，对于基本的实验要求能够很好的实现。
主要的问题是第二次实验时遇到的一个非常小的细节问题，但却花费了我比较长的时间去找出这个问题，就是一开始在赋予ADC0809地址时是298H，却忘了此次实验用到的是ADC0809的通道2，地址应该为29aH。得到的教训是编程确实需要细心，但通过找错的过程我对程序代码也有了更好的理解，这是好的方面。
八、实验小结:
在基本实现了程序的录音和播放功能之后，我又按照寻渐进、由简单到复杂的思路不断的对程序进行优化: 1．增加了丰富详细的人际界面交互的信息，更具人性化
2．增加了录音的最长时间，可实现12秒录音
3．增加了可重复播放录音和退出重复播放的功能
此外，我还想从两方面进行优化：一方面是提高声音数据采集的速率，是录音机不仅能否录制和还原人声，还能对其他声音进行录制。另一方面是想实现录音的暂停和继续功能，但这两个功能并没能完成，也是此
次试验的一个遗憾。
当然，作为一次综合实验，实验综合利用到了前面所学过的各种芯片的知识，在实验过程中加深了对汇编接口这门课的理解。
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数字录音机硬件设计
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第一章
系统硬件设计
1.1 硬件系统框图
如图 3-1 所示：系统硬件系统由单片机控制电路、语音输出电路、USB 接口 电路、 存储器电路以及计算机等几部分组成， 各模块间的连接方式如图 3-1 所示， 下面来分别介绍各模块功能。
图 3-1 硬件系统整体框图
1.2 单片机控制电路
单片机控制电路由 SPCE061A 芯片，复位电路，时钟电路等组成。原理图如 图 3-2 所示。
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图 3-2 单片机控制电路原理图
1、SPCE061A 芯片介绍 SPCE061A 是凌阳科技研发生产的性价比很高的一款十六位单片机， 使用它 可以非常方便灵活的实现语音的录放系统，该芯片拥有 8 路 10 位精度的 ADC， 其中一路为音频转换通道，并且内置有自动增益电路。这为实现语音录入提供了 方便的硬件条件。两路 10 精度的 DAC，只需要外接功放（SPY0030A）即可完 成语音的播放。 SPCE061A 芯片特性： 16 位 μ’nSP 微处理器； 工作电压：内核工作电压 VDD 为 2.6~3.6V(CPU)，IO 口工作电压 VDDH 为 VDD~5.5V(I/O)； CPU 时钟：0.32MHz ~ 49.152MHz； 内置 2K 字 SRAM； 内置 32K 闪存 ROM； 可编程音频处理； 晶体振荡器； 系统处于备用状态下(时钟处于停止状态)，耗电小于 2μA@3.6V； 2 个 16 位可编程定时器/计数器(可自动预置初始计数值)；
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学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
综合设计题目:数字录音机 一、设计目的： 1、了解数字录音技术的基本原理。 2、进一步掌握A/D 转换器与D/A 转换器的使用方法。 3、巩固和加深用汇编语言程序设计的能力。 二、设计所用器件和仪器设备： 1、实验箱 1台 2、计算机 1台 3、麦克及喇叭各1个 三、设计内容及要求： 1、将声传感器接J2，把代表语音的电信号送给ADC0809通道2(IN2)；D/A 转换器的输出端J1接喇叭(采用单缓冲方式)。电路如下： 2、编程以每秒钟5000次的速率采集IN2输入的语音数据并存入内存，共采集30000个数据（录6秒），然后再以同样的速率将数据送DAC0832使喇叭发声（放音） 四、设计方案流程图: Y N
五、实现的程序清单及注释: DATAS SEGMENT ioport equ 0c800h-280h io0809 equ ioport+29ah;ADC0809通道2的入口地址 io0832 equ ioport+290h;DAC0832的片选地址 io8253 equ ioport+280h;8253的片选地址 io8255 equ ioport+288h;8255的片选地址 io8253c equ ioport+283h;8253的控制字地址 io8255c equ ioport+28bh;8255的控制字地址 msg0 db'
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
实验题目：数字录音机 实验目的：1、了解数字录音机的基本原理 2、进一步掌握A/D转换器与D/A转换器的使用方法 3、巩固和加深汇编语言程序设计的能力 实验平台：1、实验箱1台 2、计算机1台 3、麦克风及喇叭各一个 内容要求：编程实现以每秒5000次的速率采集ADC0809的IN2输入的语言数据并存入内存，共采集30000各数据（录音6秒），然后再以同样的速率将数据送DAC0832 使喇叭发声 实验原理：一、各芯片的使用及工作方式 1、ADC0809在本次设计中的作业及工作方式 ADC0809作数据采集用，用麦克6秒的语音信号并保存到相应的存储单元。 对ADC0809的8个模拟通道，这里是用数据总线的低8位D2、D1、D0来 控制ADC的通道选择信号ADDC、ADDB、ADDA，以实现选择其中之一 模拟通道输入。在本次设计中，初始值为010（D2=0,D1=1,D0=0）,即选择 IN2通道进行数据采集，其地址为29aH。然后使ADC0809的ALE、START 有效，START和ALE信号通过CPU向选中的通道口执行一条输入指令，启 动A/D转换。 2、DAC0832在本次设计中的作用及工作方式 在本次设计中，DAC0832的ILE信号与+5V连在一起，WR1和WR2 均接 地，总是有效的，DAC0843的输入寄存器和DAC寄存器均处于选通状态， 只要CPU想88H端口执行一条输入指令，就会使XFER有效，CPU输出繁 荣数字量就会顺利通过DAC0832的两个寄存器，然后进行D/A转换，在运 算放大器的输出端得到转换结果。 3、8253、8255A在本次设计中的作业及工作方式 8253在本次设计中用作定时，工作于方式0，与8255A连接使用完成定时操 作。8255A采用工作方式0进行输入操作，工作方式0是8255A个端口的基 本输入输出方式，CPU可从指定端口输入信息，也可向指定端口输出信息。 当8253写入方式0控制字后，计数输初端OUTO立即变为低电平，并且在 计数过程中一直保持低电平，当计数完成时，OUTO输出百年未高电平，8253 计数器0的OUTO与8255A的PAO连接，因此可通过查询PAO是否为1， 判断计数是否完成。计数完成，则表示定时时间到。 二、管脚接线图 1、ADC0809：
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
科技学院 微机原理课程设计 题目数字录音机 学生 XX 专业班级 10计算机科学与技术3班 学号 X 所在系信息工程学院 指导教师 完成时间 2012 年 1 月 4 日
州科技学院 微机原理课程设计任务书 题目数字录音机 专业 X 班级 3班学号X X 一、基本要求 将声传感器MIC接J2，把代表语音的电信号送给ADC0809通道2；D/A转换器的输出端通过K8跳线接喇叭。编程，以8KHz的速率采集IN2输入的语音数据并存入存，共采集64000个数据（录8秒），然后再以规定的速率和幅度将数据送DAC0832使喇叭发声；要求用开关K0控制开始，K2停止，K3控制重放，也可用键盘控制启停。二、设计任务 按图连接好线路，将传感器（话筒）接T2，由话筒传入语音电信号，把代表语音的电信号传送给ADC0809。利用可编程定时/计数器8253，由CLK0计数时钟，输入时钟频率1MHz，再由GATE0门控信号接+5V，通过GATE0端控制计数器的启动计数和停止计数操作；CS片选信号接实验箱地址280H。 三、设计时间 2012年12月30日至2013年1月4日 指导教师： 教研室主任：
目录 摘要 (1) 引言 (2) 1. 实验目的 (3) 2.课题设计容 (4) 3.设计方案及论证 (6) 4.系统设计 (7) 4.1 硬件设计 (7) 4.1.1数字录音电路工作原理 (7) 4.1.2芯片简介及管脚功能介绍 (8) 4.2具体实现方法 (15) 4.2.1实现该声音录放系统功能 (15) 4.2.2调试程序 (20) 5.分析与总结 (25) 致 (27) 附录 (28) 附1:元件清单 (28)
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
前言……………………………………………………… 一、设计目的………………………………………………… 二、设计内容及要求………………………………………… 三、具体设计过程…………………………………………… 1、总体设计思想…………………………………………………… 2、硬件连接图…………………………………………………… 3、各芯片的作用及工作方式…………………………………… 4、各芯片工作原理及功能简介…………………………………… （1）ADC0809………………………………………………………………………………（2）DAC0832……………………………………………………………………………………（3）可编程计数/定时接口芯片8253………………………………………………………… （4）可编程并行I/O接口芯片8255A………………………………………………………… （5）74LS138译码器……………………………………………………………………………… 5、流程图……………………………………………………………… 6、具体实现方法………………………………………………………… 四、心得体会…………………………………………………………参考文献……………………………………………………………附录1 实验总程序………………………………………………附录2 实验原理图………………………………………………
由于计算机技术的飞速发展，微机原理与接口技术课程已经作为一门比较重要的专业基 础课。微机原理与接口技术已经融入我们的基本生活当中，我们生活中的许多电子产品都与 之密切相关。微机原理与接口技术是一门实践性强的学科，其中很多理论和知识仅考书本的 学习是无法掌握的，必须通过实践才能比较直观深刻的理解。通过课程设计可以培养我们动 手的能力，使我们对书本的理论知识掌握更加牢固，培养学生编程的能力以及提出问题，分 析分体，解决问题的能力。本次课程设计所做的是关于数字录音机的设计。 一、设计目的 1.进一步加深对微机系统的理解和认识，提高微机系统的应用水平。 2.进一步学习和掌握汇编语言程序的编写和应用的方法，通过较大规模程序的编写，提高编写汇编语言程序的水平和学习程序调试方法。 3.进一步熟悉接口，DAC0832、ADC0809及定时计数器等芯片的使用。 二、设计内容及要求： 1.设计一个声音录放系统，通过传感器及ADC0809以每秒5000次的速率采集语言信号，录音12秒后，再以同样的速率将语音数据通过DAC0832送出至喇叭发声（放音）。 2.用protel画出系统的硬件连接图。 3.画出程序流程图并编写程序实现上述功能。 三、具体设计过程 1.总体设计思想 根据设计要求，本次数字录音机的汇编语言设计所需芯片有模数转换芯片ADC0809、数模转换芯片DAC0832、定时计数器8253、可编程并行I/O接口8255A及译码器 74LS138。设计过程可简述为：利用传感器和ADC0809采集语音数据，以每秒5000的速率采集IN0输入的语音数据并存入内存，共采集数据60000个，即录音12秒。DAC0832进行数模转换，以同样的速率将数据送DAC0832使喇叭发声。8253用作定时，定时0.2ms，设置成方式0，计数初值为200。8253计数器0的OUT0与8255A的PA0连接，利用PA0查询OUT0电平，如果为高点平则表示定时时间到。用译码器74LS138对地址线进行译码以产生各接口芯片所需的信号。 2.硬件连接图（见附录） 3.各芯片的作用及工作方式 （1）ADC0809在本次设计中的作用及工作方式
贵州大学实验报告
单击“声音”图标，弹出“声音属性”对话框，如图a所示。在该界面内，可以根据具体的应用需要对声音和音频设备属性进行设置，如对录音设备的属性进行设置，如图b所示。 a b 图a中音频设置功能分为三个部分:声音播放、录音和MIDI音乐播放。 单击“音乐播放”栏中的“音量”按钮，可以调整系统的声音来源设置，如CD、MIDI和其他的已安装设备。单击“高级”按钮，可以选择扬声器、调整音频播放功能，以及选择要应用与音频播放功能，以及选择要应用与音频播放的声音的效果。 单击“录音”栏中的按钮，启动默认录音设备的“录音控制”，可以设置系统录音时的音量大小。 在“MIDI音乐播放”栏中指定播放MIDI输出的乐器，该乐器通常用于游戏。 仅“仅使用默认设备”复选框，限定程序使用选定的声卡。如果使用的程序需要特定类型的声卡，而且在“默认设备”下来列表中已选中此卡，可勾选该复选框。如果程序可以使用计算机上的一种声卡，则清除该复选框。 现场录制 关于现场录制，这里介绍两种方法。
一种是依靠windows系统自带的“录音机”，对话框如下图所示。 单击右侧的开始录制的红色按钮，即开始录制。 一个一种方法就是使用Cool Edit pro 提供的现场录制功能。 1.新建波形 选择“文件”/新建菜单命令，弹出“新建波形”对话框，如图b所示。 在对话框中设置新建波形的采样率，声道和采样精度。由于这里只采用一个话筒进行录音，因此选择单声道，可以减少声音文件的容量。对于一般音质，选择常用的44100采样率和8位的采样精度。 单击“新建波形”对话框中的“确定”按钮，程序界面如图c所示。 B
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
郑州科技学院 微机原理课程设计 题目数字录音机 学生姓名 XX 专业班级10计算机科学与技术3班 学号 X 所在系信息工程学院 指导教师 完成时间 2012 年 1 月 4 日
郑州科技学院 微机原理课程设计任务书 题目数字录音机 专业X班级3班学号X姓名 X 一、基本要求 将声传感器MIC接J2，把代表语音的电信号送给ADC0809通道2；D/A转换器的输出端通过K8跳线接喇叭。编程，以8KHz的速率采集IN2输入的语音数据并存入内存，共采集64000个数据（录8秒），然后再以规定的速率和幅度将数据送DAC0832使喇叭发声；要求用开关K0控制开始，K2停止，K3控制重放，也可用键盘控制启停。 二、设计任务 按图连接好线路，将传感器（话筒）接T2，由话筒传入语音电信号，把代表语音的电信号传送给ADC0809。利用可编程定时/计数器8253，由CLK0计数时钟，输入时钟频率1MHz，再由GATE0门控信号接+5V，通过GATE0端控制计数器的启动计数和停止计数操作；CS片选信号接实验箱地址280H。 三、设计时间 2012年12月30日至2013年1月4日 指导教师： 教研室主任：
目录 摘要 (1) 引言 (2) 1. 实验目的 (3) 2.课题设计内容 (4) 3.设计方案及论证 (6) 4.系统设计 (7) 4.1硬件设计 (7) 4.1.1数字录音电路工作原理 (7) 4.1.2芯片简介及管脚功能介绍 (8) 4.2具体实现方法 (15) 4.2.1实现该声音录放系统功能 (15) 4.2.2调试程序 (20) 5.分析与总结 (25) 致谢 (27) 附录 (28) 附1:元件清单 (28)
电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图
CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图
74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule
数字逻辑实验报告（1）数字逻辑实验1 一、系列二进制加法器 设计50% 二、小型实验室门禁系 统设计50% 总成绩 姓名： 学号： 班级： 评语：（包含：预习报告内容、实验过程、实验结果及分析）
指导教师： 计算机科学与技术学院 20 年月日 数字逻辑实验报告系列二进制加法器设计预习报告
一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，
电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器 利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入A 3、A 2 、A 1 、A 、B 3 、B 2 、B 1 、B 和C ，五个输出S 3 、S 2 、S 1 、S 和C 4 。输入 A= A 3A 2 A 1 A 、B= B 3 B 2 B 1 B 和C 分别为被加数、加数和来自低位的进位，输出S= S 3 S 2 S 1 S 和C o 为本位和和向高位的进位。 （5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性 将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。 图1-1“私有”的先行进位的四位二进制并行加法器 5、实验方案设计 （1）一位二进制半加器的设计方案