实验四8位乘法器实验
一、实验原理
8位乘法器，输入为两个8位信号，输出结果为16位。
module mult8(out, a, b); //8位乘法器源代码
parameter size=8;
input[size-1:0] a,b; //两个操作数
output[2*size-1:0] out; //结果
assign out=a*b; //乘法运算符
endmodule
本实验采用Chipscope-Pro生成VIO/ICON核，并插入到8位乘法器设计中，在线进行观测和调试。
二、实验目的
1. 熟悉ISE9.1 开发环境，掌握工程的生成方法；
2. 熟悉SEED-XDTK XUPV2Pro 实验环境；
3. 了解Verilog HDL语言在FPGA 中的使用；
4. 通过掌握8位乘法器的Verilog HDL设计，了解数字电路的设计。
三、实验内容
1. 用Verilog HDL语言设计8位乘法器，进行功能仿真验证。
2. 使用chipscope-Pro 生成VIO/ICON 核，在线观测调试。
四、实验准备
1. 将USB 下载电缆与计算机及XUPV2Pro 板的J8 连接好；
2. 将RS232 串口线一端与计算机连接好，另一端与板卡的J11 相连接；
3. 启动计算机，当计算机启动后，将XUPV2Pro 板的电源开关SW11 打开到ON 上。观察XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。
五、实验步骤
⑴创建工程及设计输入
①在E：\project\目录下，新建名为mult8的新工程；
器件族类型（Device Family）选择“Virtex2P”，
器件型号（Device）选“XC2VP30 ff896 -7”，
综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”，
仿真器（Simulator）选“ISE Simulator”
②设计输入并保存。
⑵功能仿真
①在sources窗口sources for中选择Behavioral Simulation。
②由Test Bench WaveForm 添加激励源，如图1所示。仿真结果如图2所示。
图1 波形激励编辑窗口
图2 仿真结果
从图中可以验证由Verilog HDL语言设计的8位乘法器的工作是正确的，不论是输入a的值变化还是输入b的值变化，输出值随之变化，为a与b的乘积。
⑶生成核并添加核
本次试验内容为8位乘法器，不需要使用ILA核。因此下面使用核生成法生成一个ICON核，一个VIO核就可以了。
①首先对生成的工程进行综合。
②生成核
③添加核
最后的代码如下：
module mult8(out);
parameter size=8;
output[2*size-1:0] out;
wire[size-1:0] a,b;
wire [35 : 0] CONTROL0;
wire [15 : 0] ASYNC_OUT;
wire [15 : 0] ASYNC_IN;
ICON I_ICON(
.CONTROL0(CONTROL0)
);
VIO I_VIO(
.CONTROL(CONTROL0),
.ASYNC_OUT(ASYNC_OUT),
.ASYNC_IN(ASYNC_IN)
);
assign ASYNC_IN[15:0]=out[15:0];
assign a[7:0]=ASYNC_OUT[7:0];
assign b[7:0]=ASYNC_OUT[15:8];
assign out=a*b;
endmodule
⑷在线调试
①设计综合和实现。
②在实现步骤成功后，点击Generate Programming Files，生成bit流文件。
③双击Analyze Design Using Chipscope,出现chipscope Pro Analyzer窗口。双击图标，出现如图3所示的对话框，点击OK。
图3 操作示意画面1
然后下载bit流文件，具体操作步骤：右击DEV：2 myDevice2（XC2VP30），选择Configure...，如图4所示。会弹出一个对话框如图5所示，点击“Select New File”，在弹出的对话框中选择mult8.bit文件并打开，再点击OK，如图6所示。
图4 操作示意画面2
图5 操作示意画面3
图6 操作示意画面4
④观测调试
双击VIO console，可以看到异步输入信号和异步输出信号，如图7所示。
图7 调试结果1
分别将异步输入和异步输出信号按照在代码中设定的改为总线形式并重命
名，以更加直观的观测信号。也可以右键单击各个信号选择Bus Radix 后的
Unsigned Decimal...将各个信号以十进制的形式显示，如图8所示。
图8 调试结果2
用二进制显示方式如图9所示。
图9 调试结果3
可以通过输入不同的数值然后与自己的计算进行比较来验证设计的正确性。
六、总结
通过本次实验，我对以前所学的知识有了更一步的掌握，了解了用V erilog HDL语言如何设计8位乘法器，进行功能仿真。
实验4位乘法器实验报告 姓名：X XX 学号：X XX 专业：计算机科学与技术课程名称：计算机组成同组学生姓名：无 实验时间：实验地点：指导老师：XXX 一、实验目的和要求 1.熟练掌握乘法器的工作原理和逻辑功能 二、实验内容和原理 实验内容： 根据课本上例3-7的原理，来实现4位移位乘法器的设计。 具体要求：1. 乘数和被乘数都是4位 2. 生成的乘积是8位的 3. 计算中涉及的所有数都是无符号数 4.需要设计重置功能 5.需要分步计算出结果（4位乘数的运算，需要四步算出结果） 实验原理： 1.乘法器原理图
2.本实验的要求： 1.需要设计按钮和相应开关，来增加乘数和被乘数 2.每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘 积 3.4步计算出最终结果后，LED灯亮，按RESET重新开始计算 三、主要仪器设备 1.Spartan-III开发板1套 2.装有ISE的PC机1台 四、操作方法与实验步骤 实验步骤： 1.创建新的工程和新的源文件 2.编写verilog代码（top模块、display模块、乘法运算模块、去抖动模块以及 UCF引脚） 3.进行编译 4.进行Debug 工作，通过编译。
5.. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能 操作方法： TOP: module alu_top(clk, switch, o_seg, o_sel); input wire clk; input wire[4:0] switch; output wire [7:0] o_seg; // 只需七段显示数字，不用小数点 output wire [3:0] o_sel; // 4个数码管的位选 wire[15:0] disp_num; reg [15:0] i_r, i_s; wire [15:0] disp_code; wire o_zf; //zero detector initial begin i_r <= 16'h1122; //0x1122 i_s <= 16'h3344; //0x3344 end alu M1(i_r, i_s, switch[4:2], o_zf, disp_code); display M3(clk, disp_num, o_seg, o_sel); assign disp_num = switch[0]?disp_code:(switch[1] ? i_s : i_r); endmodule
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
设计总结 1、设计思路是整个设计的灵魂拿下每个课题能有一个非常清晰的设计思路是至关重要的。只有对课题的充分理解，对各种器件的熟练掌握，勾画出基本的设计图是成功的关键，必须多花时间在设计上才能为后续工作提，供更扎实的基础。翻阅各种资料，上网查询填补所需知识的空白是必要的。 2、焊接制作必须精益求精焊接必须精益求精，一丝不苟，一点的差错都可能导致实验结果错误，因此必须准确无误还要工整，这样才能在调试中能比较轻松进行，也是整个电路可看性更好。 3、调试调试工作是个精细工作。在调试过程中，有些问题是芯片本身损坏引起的，也有些是因为焊接问题引起的等因此排查过程需要特别有耐心，通过对芯片功能的检验，对焊点的检查最后检查出问题所在。当最后解决问题时，电路的正确是非常振奋，也很有成就感和满足感。 4、建议设计的作品主要是用cd4511 系列集成芯片来完成的，在焊接的过程中由于芯片的引脚过多，布线工作不是很方便。有时候还因为某一跟线没有焊牢，造成电路的不稳定，这些都是有待改进的。 5、不足实验效率低，焊接水平不足导致电路稳定性不高，布线比较混乱，这些都有待提高。总之，在设计过程中学到了许多。作为现代的大学生，如果仅停留在以往的层次上，是远远跟不上时代的步伐，也无法使自己立足在竞争如此激烈的社会里，通过此次实习，看到了自己的水平和差距，学要在今后的学习中又进一步的提高。 心得体会 通过本次课程设计，把我们在课堂上学到的数字电路知识运用到实际当中。如各种常见芯片的功能，各种组合逻辑电路和时序逻辑电路的设计，在此次设计中，当然也遇到了许多问题，毕竟这是第一次设计一个很实际的硬件的器件。在进行一个综合性的硬件设计时，要全面考虑问题，如想用其他信号来控制一个信号，就要考虑到和这个信号直接或间接关系的信号，必须是最重要相关的信号，然后用真值表来解决他们的关系，通过门电路来实现。这一个星期的课程设计，让我真正理解了书本上知识，也让我知道我们课本上的知识在实际中怎么应用，理论联系实际，。通过此次设计，我对理论知识的学习有了很大的兴趣，现在我可以主动的去学习，我明白自己该学习那个方面，重点是什么。我也掌握的了在理论中遇到问题，应该怎样去解决，在实际中遇到迷团应该怎样去检查调试。虽然最后我没调试出我们想要的结果，但是经过这次课程设计让我们更巩固了我们的专业知识和焊接技能。在这次设计过程中还了解到在设计的时候不仅是设计好，更重要的是想方设法在功能实现的同时降低成本。
湖北经济学院 数字电子技术课程设计报告 课题名称：数字电子技术课程设计指导教师： 学生班级： 学生姓名： 学号： 学生院系： 2012年4月
设计任务 一、基本功能 1、设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，分别用八个抢答按钮So、S1、S 2、S 3、S 4、S 5、S 6、S7表示。 2、设置一个由主持人控制的控制开关，用来控制系统清零和抢答。 3、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时蜂鸣器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 二、扩展功能 1、抢答器具有定时抢答的功能，抢答时间为30秒。当节目主持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时扬声器发出声响，声响持续时间为0.5秒左右。 2、参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 3、如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。
设计报告 一、设计目的 1、学习数字电路中的优先编码器，锁存器，计数器，时序控制电路，多谐振荡器等单元电路的综合运用。 2、掌握各芯片的逻辑功能及使用方法。 3、了解面包板结构及其接线方法。 4、了解数字抢答器的组成及工作原理。 5、熟悉数字抢答器的设计与制作。 二、设计步骤 1、画出原理框； 2、根据原理框图，把框图中每个部分电路设计出来，画出电路图； 3、仿真调试； 4、搜集元器件； 5、搭建电路，实现功能。 三、具体设计过程 1、画出原理框图
6.2 8位乘法器的设计 1.实验目的 （1）熟悉isEXPERT/MAX+plusisEXPERT/MAX+plus II/Foudation Series 软件的基本使用方法。 （2）熟悉GW48-CK EDA实验开发系统的基本使用方法。 （3）学习VHDL基本逻辑电路的综合设计。 2．实验内容 设计并调试好由8位加法器构成的以时序逻辑方式设计的8位乘法器。此乘法器通过判断被乘数的位值为1还是零，并通过乘数的左移与上一次和相加的方法，实现了8位乘法的运算，并用GW48-CK EDA实验开发系统进行硬件验证。 3.实验条件 （1）开发设备：Lattice ispEXPERT。 （2）实验设备：GW48-CK EDA实验开发系统。 （3）拟用芯片：ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84以及运算控制电路和外部时钟。 4.实验设计 1）系统的原理框图
2）VHDL源程序 （1）选通与门模块的源程序ANDARITH.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ANDARITH IS PORT(ABIN: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0)); END ENTITY ANDARITH; ARCHITECTURE ART OF ANDARITH IS BEGIN PROCESS(ABIN,DIN)IS BEGIN FOR I IN 0 TO 7 LOOP DOUT(I)<=DIN(I)AND ABIN; END LOOP; END PROCESS; END ARCHITECTURE ART; (2)16位锁存器的源程序REG16B.VHD LIBRARY IEEE;
电子课程设计报告4511型八路数显抢答器 学生姓名： 专业： 班级： 学号： 指导教师： 同组成员： 时间：
第一章绪论 1.1关于4511型数显抢答器 八路智能抢答器主要由数字优先编码电路、锁存/译码/驱动电路于一体的CD4511集成电路、数码显示电路和报警电路组成。优先编码电路、C D4511集成电路将参赛队的输入信号在数码显示管上输出，用报警电路对时间进行严格控制，这样就构成了八路智能抢答器电路。 八路数字抢答器电路包括抢答，编码，优先，锁存，数显，复位及抢答键。抢答器数字优先编码电路由D1-D12组成，实现数字的编码。CD4511是一块含BCD-7段锁存/译码/驱动电路于一体的集成电路。抢答器报警电路由NE555接成音多谐振荡器构成。抢答器数码显示电路由数码管组成，输入的BCD码自动地由 CD4511内部电路译码成十进制数在数码管上显示。 1.2 选题的目的和意义 通过这次课程设计,让我了解到了八路智能抢答器的结构组成和工作原理，同时了解焊接的方法和技巧。 1.3 课题研究的内容 八路智能抢答器是采用了CD4511集成芯片来实现功能要求的，在抢答过程中，每个选手都有一个抢答按钮。在主持人按下复位键宣布抢答开始的时候，选手就开始进行抢答，在指定时间内选手进行抢答，数码显示屏上会显示最先抢答选手的编号。如果主持人没有按下开始键而选手就抢答视为犯规，数码显示屏显示犯规者的编号，扬声器持续发生。主持人可按复位键，新一轮抢答开始。
第2章抢答器的系统概述 2.1 系统的主要功能简介 4511型八路数显抢答器的主要功能有如下三点： 1. 可同时供8名选手参加比赛，其相应的编码分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应。 2.给主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。 3.抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号。 2.2 抢答器的工作过程 1、开始上电之后，主持人按复位键，抢答开始。如有选手按下抢答键，报警电路会发出讯响声，并且数码显示电路上会显示成功抢答的选手的编号。 2、当有选手抢答成功之后，系统就进行了优先锁存，其他抢答选手抢答无效。 3、如果主持人未按下复位键，而有人按了抢答按键，此次抢答无效，只有当主持人按下了复位键，选手才能进行顺利抢答。 总而言之，本课题利用简单逻辑数字电路设计了智能抢答器，该抢答器具有基本的强大功能，提高了系统的可靠性、简化了电路结构、节约了成本，但是此抢答器功能还不够强大，还有很多功能无法实现，需要我们继续学习和研究。
半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果
四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致
模拟乘法器调幅(AＭ、ＤＳB、SSB）实验报告
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实验十二模拟乘法器调幅(AM、DSB、SＳB） 一、实验目的 １．掌握用集成模拟乘法器实现全载波调幅。抑止载波双边带调幅和单边带调幅的方法。 2.研究已调波与调制信号以及载波信号的关系。 3．掌握调幅系数的测量与计算方法。 4.通过实验对比全载波调幅、抑止载波双边带调幅和单边带调幅的波形。 5．了解模拟乘法器(ＭC1４96）的工作原理，掌握调整与测量其特性参数的方法。 二、实验内容 1．调测模拟乘法器MC１496正常工作时的静态值。 2．实现全载波调幅，改变调幅度，观察波形变化并计算调幅度。 3.实现抑止载波的双边带调幅波。 4．实现单边带调幅。 三、实验原理 幅度调制就是载波的振幅（包络）随调制信号的参数变化而变化。本实验中载波是由晶体振荡产生的4６５ＫHz高频信号,1ＫHz的低频信号为调制信号。振幅调制器即为产生调幅信号的装置。 1.集成模拟乘法器的内部结构 集成模拟乘法器是完成两个模拟量(电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分离器件如二极管和三极管要简单得多，而且性能优越。所以目前无线通信、广播电视等方面应用较多。集成模拟乘法器常见产品有BG314、Ｆ15９６、MC14９5、MC１496、LM１595、LM1596等。 (1)MC1496的内部结构 在本实验中采用集成模拟乘法器MＣ１496来完成调幅作用。MC１49６是四象限模拟乘法器。其内部电路图和引脚图如图12-1所示。其中V1、V２与V3、V4组成双差分放大器，以反极性方 式相连接，而且两组差分对的恒流源V５与Ｖ6又组成一对差分电路,因此恒流源的控制电压可 图1２-1 ＭC1４96的内部电路及引脚图 正可负，以此实现了四象限工作。Ｖ7、V8为差分放大器V５与V6的恒流源。 (2）静态工作点的设定 1)静态偏置电压的设置
数字电子技术课程设计 题目: 八路智力竞赛抢答器设计 姓名: 专业: 电子科学与技术 班级: 122班
学号: 指导教师: 20 年月日 安徽科技学院理学院
八路智力竞赛抢答器设计 一、课程设计题目（与实习目的） （一）、题目：八路智力竞赛抢答器设计 （二）、实习目的： 1．进一步掌握数字电路课程所学的理论知识。 2．熟悉几种常用集成数字芯片的功能和应用，并掌握其工作原理，进一步学会使用其进行电路设计。 3．了解数字系统设计的基本思想和方法，学会科学分析和解决问题。 4．培养认真严谨的工作作风和实事求是的工作态度。 5．数点课程实验是大学中为我们提供的唯一一次动手实践的机会，增强动手实践的能力。 二、任务和要求 实现抢答器的方法很多，如EPROM编程、RAM编程、单板机、单片机等，都可以组成抢答器系统。 （1）抢答器设计要求 设计一个抢答器，基本要求： 1. 抢答器可以实现基本抢答；可同时供8名选手或8个代表队参加比赛，他们 的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与 选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭 灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 三、总体方案的选择 （1）总体方案的设计 针对题目设计要求，经过分析与思考，拟定以下二种方案： 方案一：该方案是将抢答按钮先直接与锁存器而不是优先编码器相连，将最先抢答的选手的编号锁定，再依次经过优先编码器、译码器和七段显示器，最后显示的是抢答选手的编号，经过优先编码器后的信号到单稳态触发器，单稳态触发器又与报警电路直接连接，所以显示编号的同时可以发出报警信号。另外由主持人控制开关和其他部分电路通过门电路实现对抢答电路、定时电路和报警部分电路的控制。 主体框图如下：
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
实验十二模拟乘法器调幅（AM、DSB、SSB） 一、实验目的 1．掌握用集成模拟乘法器实现全载波调幅。抑止载波双边带调幅和单边带调幅的方法。 2．研究已调波与调制信号以及载波信号的关系。 3．掌握调幅系数的测量与计算方法。 4．通过实验对比全载波调幅、抑止载波双边带调幅和单边带调幅的波形。 5．了解模拟乘法器（MC1496）的工作原理，掌握调整与测量其特性参数的方法。 二、实验内容 1．调测模拟乘法器MC1496正常工作时的静态值。 2．实现全载波调幅，改变调幅度，观察波形变化并计算调幅度。 3．实现抑止载波的双边带调幅波。 4．实现单边带调幅。 三、实验原理 幅度调制就是载波的振幅（包络）随调制信号的参数变化而变化。本实验中载波是由晶体振荡产生的465KHz高频信号，1KHz的低频信号为调制信号。振幅调制器即为产生调幅信号的装置。 1.集成模拟乘法器的内部结构 集成模拟乘法器是完成两个模拟量（电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分离器件如二极管和三极管要简单得多，而且性能优越。所以目前无线通信、广播电视等方面应用较多。集成模拟乘法器常见产品有BG314、F1596、MC1495、MC1496、LM1595、LM1596等。 （1）MC1496的内部结构 在本实验中采用集成模拟乘法器MC1496来完成调幅作用。MC1496是四象限模拟乘法器。其内部电路图和引脚图如图12-1所示。其中V1、V2与V3、V4组成双差分放大器，以反极性方 式相连接，而且两组差分对的恒流源V5与V6又组成一对差分电路，因此恒流源的控制电压可 图12-1 MC1496的内部电路及引脚图 正可负，以此实现了四象限工作。V7、V8为差分放大器V5与V6的恒流源。 （2）静态工作点的设定 1）静态偏置电压的设置
电子工艺实习报告 1.实验内容： 学习电子工艺理论，包括焊接技术、常用器件和八路抢答器原理等等； 在练习板上进行焊接练习，包括至少四十个电阻（包括立式和卧式）、四十根导线（包括硬线和软线）；根据所学内容和所给材料焊接八路抢答器并验收。 2.实验目的： 初步了解和学习电子工艺的相关知识理论，通过实际焊接提高动手能力，加深对知识的理解，为以后的专业学习打好基础。 3.焊接技术： ·电烙铁分为外热式、内热式、恒温式和吸锡器电烙铁，握法分为正握法、反握法、握笔法三种。镀锡防止氧化，使用后保持电烙铁清洁挂 锡，以防再次加热时出现氧化。 ·焊料：易熔的金属合金又称焊锡丝，特点是熔点比被焊物的熔点低，450度以上称硬焊料，450度以下称软焊料。作用是将被焊物连接在 一起。 ·焊剂包括松香、焊油、镪水等，作用是清除被焊物表面氧化物及杂质，保证焊锡及被焊物之间发生合金反应。 ·焊接工艺要求：焊接的机械强度要足够；焊接可靠，保证导电性能良好；焊点表面要光滑清洁，不能出现焊点表面粗糙、拉尖、毛刺等现 象。 ·操作要领：焊接时烙铁与引线、印制板、铜箔之间的接触位置关系； 焊接的温度和时间要掌握好；焊接时被焊物要固定；焊料使用要适量，将焊锡丝和电烙铁同时作用于被焊物两端，当焊料的扩散范围达到要 求后，迅速拿开烙铁和焊锡丝，拿开焊锡丝的时间不得迟于拿开烙铁 的时间；焊点重焊时必须与上次的焊锡一同溶化，并溶为一体时才能 把电烙铁移开；剪掉多余引线。 ·拆焊：依据情况分为用烙铁直接解焊、采用专用工具、采用吸锡烙铁或吸锡器、利用铜丝编织的屏蔽线电缆或较粗的多股导线用为吸锡材 料等方法。 4.对元器件焊接要求： 遵循先小后大，先低后高，先轻后重，先内后外的原则；电阻标记方向一致、高低一致；电容标记方向要容易看，先焊无极性电容再焊有极性的；二极管正负极性一致、高低一致；集成芯片先弄清引脚顺序，再焊对角然后依次从左到右从上到下焊起，时间不超过3秒。 5.元器件的装配工艺及绘制电路板图： ·元器件的插装方法分为卧式和立式； ·布局布线：布置均匀，密度一致，横平竖直，不许斜排或交叉重排，避免相互干扰； ·上下级输出输入要紧接。 6.工业生产焊接技术：包括浸焊、波峰焊、再流焊。 7.焊接技术的发展。 8.元器件介绍：
加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
实验三---集成乘法器幅度调制实验
高频实验报告实验名称：集成乘法器幅度调制实验 南京理工大学紫金学院电光系一、实验目的
a) 通过实验了解集成乘法器幅度调制的工作原理，验证普通调幅波（AM ） 和抑制载波双边带调幅波（AM SC DSB -/）的相关理论。 b) 掌握用集成模拟乘法器MC1496实现AM 和DSB-SC 的方法，并研究调制信 号、载波信号与已调波之间的关系。 c) 掌握在示波器上测量与调整调幅波特性的方法。 二、实验基本原理与电路 1.调幅信号的原理 (一) 普通调幅波（AM ）（表达式、波形、频谱、功率） (1)．普通调幅波（AM ）的表达式、波形 设调制信号为单一频率的余弦波： t U u m Ω=ΩΩcos ,载波信号为 ： t U u c cm c ωcos = 普通调幅波（AM ）的表达式为AM u =t t U c AM ωcos )()cos 1(t m U a cm Ω+=t c ωcos 式中， a m 称为调幅系数或调幅度。 由于调幅系数a m 与调制电压的振幅成正比，即 m U Ω越大， a m 越大，调幅波 幅度变化越大， 一般 a m 小于或等于1。如果 a m >1，调幅波产生失真，这种情况称为过调幅。 未调制状态调制状态 m a Ucm ω0 Ω 图3-1 调幅波的波形 （2）. 普通调幅波（AM ）的频谱 普通调幅波（AM ）的表达式展开得： t U m t U m t U u c cm a c cm a c cm AM )cos(2 1 )cos(21cos Ω-+Ω++ =ωωω 它由三个高频分量组成。将这三个频率分量用图画出，便可得到图
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
八路抢答器设计与制作 一、电路功能 1．主持人控制抢答器工作。 2．抢答有效时间为主持人按下按键后5秒内，其他时间按动抢答键无效。 3．抢答选手编号为0、1、2、3、4、5、6、7。抢答开始后，若五秒内有人抢答，则由LED数码管显示最先抢答选手编号，否则无显示。 4．抢答开始后由蜂鸣器发出5声1秒的提示音，若在5秒内有人抢答，蜂鸣器立刻停止提示音。并显示抢答选手编号。 二、电路基本参数 输入电压Vcc=5v 三、电路原理框图 图3-1 八路抢答器组成电路 四、设计要求 5．有八个抢答按键，一个主持人控制按键。 6．抢答有效时间为主持人按下按键后5秒内，其他时间按动抢答键无效。 7．抢答选手编号为0、1、2、3、4、5、6、7。抢答开始后，若五秒内有人抢答，则由LED数码管显示最先抢答选手编号，否则无显示。 8．抢答开始后由蜂鸣器发出5声1秒的提示音，若在5秒内有人抢答，蜂鸣器立刻停止提示音。
五、 电路原理图及工作原理介绍 电路原理图如图2-1所示。 图2-1八路抢答器原理图 图中70K K -为8个抢答按键。74LS148为8线/3线优先编码器，其逻辑功能如表2-1所示。8路输入信号70D D -以及编码输出信号70A A -均为负逻辑。EI 为使能控制端，低电平有效，当EI=0时，正常编码，否则所有输出端均为高电平。当EI=0时，且70D D -有输出时，0s =G ，否则1s =G ，可见GS 为低电平时74LS148正常编码且有输入。当EI=0时，且70D D -无输入时，EO=0,可见EO 为低电平时表示74LS148正常编码且无输入。 74LS279为4RS 触发器，输入信号低电平有效。其中，第一和第三RS 触发器有两个置1端。看8K 为主持人控制键，按下8K 将第一至第三RS 触发器复位，将第四RS 触发器置1。在正常抢答期间，74LS279作为锁存器，将编码输出70A A -和GS 锁存，其中02A A -反相输出，从而将负逻辑编码变为正逻辑，GS 同相输出。最后，编码信号经7段显示译码器74LS48译码由LED 显示抢答选手编号。74LS48内部有2K 上拉电阻，可直接驱动共阴LED ，不需要串联限流电阻。 由555定时器构成多谐振荡电路，震荡周期S C R R T 1)(7.011110≈+=,占空比 %7.66211 1011 10≈++= R R R R D 。该信号既是倒计数电路的时钟脉冲，又是蜂鸣器的发声的 定时脉冲。由74LS192构成5秒倒计时电路。主持人按下8K 时，计数器置为6，然后开始倒计数，经6个脉冲后，计数值为0，以后保持0不变，除非主持人再次按下8K 置数，因为计数器最高输出D Q 端与异步清零端CLR 相连，当计数器为0时若继续倒计数，则D Q =1，使计数器清零。 主持人按下按键8K 复位后，计数器输出为6，前5个计数脉冲到来后，计数器输出分别为5、4、3、2、1，或门1G 输出高电平，若无人抢答，则与非门2G 打开，时钟
一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
运算器部件实验：Booth乘法器 班级：软件工程 一、实验目的 理解并掌握乘法器的原理。 二、实验原理 Booth算法是一种十分有效的计算有符号数乘法的算法。算法的新型之处在于减法也可用于计算乘积。Booth发现加法和减法可以得到同样的结果。因为在当时移位比加法快得多，所以Booth发现了这个算法，Booth算法的关键在于把1分类为开始、中间、结束三种，如下图所示 当然一串0或者1的时候不操作，所以Booth算法可以归类为以下四种情况： Booth算法根据乘数的相邻2位来决定操作，第一步根据相邻2位的4中情况来进行加或减操作，第二部仍然是将积寄存器右移，算法描述如下： （1）根据当前为和其右边的位，做如下操作： 00: 0的中间，无任何操作； 01: 1的结束，将被乘数加到积的左半部分； 10：1的开始，积的左半部分减去被乘数； 11: 1的中间，无任何操作。 （2）将积寄存器右移1位。 因为Booth算法是有符号数的乘法，因此积寄存器移位的时候，为了保留符号位，进行算术右移。同时如果乘数或者被乘数为负数，则其输入为该数的补码，若积为负数，则输出结果同样为该数的补码。
三、实验步骤 （1）打开QuartusII （2）将子板上的JTAG端口和PC机的并行口用下载电缆连接，打开试验台电源。 （3）执行Tools→Programmer命令，将booth_multiplier.sof下载到FPGA 中。 （4）在实验台上通过模式开关选择FPGA-CPU独立调试模式010. （5）将开关CLKSEL拨到0，将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU 所需要的时钟使用正单脉冲时钟。 四、实验现象 五、具体代码实现 端口声明： port ( clk: in std_logic; md : in std_logic_vector(3 downto 0); mr : in std_logic_vector(3 downto 0);
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
系别：电子工程系 班级：电子101 学号：23 姓名：李光杰 指导老师：佘明辉2011年6月23日星期四
八路智力竞赛抢答器设计 一．实验目的 掌握抢答器的工作原理及其设计方法。 学会用Multisim8软件操作实验内容。 掌握设计性试验的实验方法 二．实验要求 八路智力竞赛抢答器功能要求： 基本功能： 1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 扩展功能： 1．抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定。当节目支持人按下“开始”按钮后，要求定时器立即倒计时，并在显示器上显示。 2．参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 3．如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统封锁输入电路，禁止选手超时后抢答，时间显示器上显示00. 三．实验原理 根据对功能要求的简要分析，将定时抢答器电路分为主题电路和扩展电路两部分。主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答器按钮
加法器及差分放大器项目实验报告 一、项目内容和要求 （一）、加法器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下： （1）电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电 压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下： （1）电路指标 运算关系：21i i O U U U +=。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压 波形。 （二）、差分放大器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下： （1）电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件