1.特征尺寸（C r i t i c a l D i m e n s i o n,C D）的概念
特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。
2.集成电路制造步骤：
①Wafer preparation(硅片准备)
②Wafer fabrication (硅片制造)
③Wafer test/sort (硅片测试和拣选)
④Assembly and packaging (装配和封装)
⑤Final test(终测)
3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。
4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。
5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。
氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。
氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。
氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2
②湿氧氧化：Si ＋ H2O ＋O2 → SiO2+H2
③水汽氧化：Si ＋ H2O → SiO2 ＋ H2
硅的氧化温度：750 ℃～1100℃
6.硅热氧化过程的分为两个阶段：
第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。
第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足
7.在实际的SiO2 – Si 系统中，存在四种电荷。
①. 可动电荷：指Na＋、K＋离子，来源于工艺中的化学试剂、器皿和各种沾污等。
②. 固定电荷：指位于SiO2 – Si 界面2nm以内的过剩硅离子，可采用掺氯氧化降低。
③. 界面态：指界面陷阱电荷(缺陷、悬挂键），可以采用氢气退火降低。
④. 陷阱电荷：由辐射产生。
8.（硅热氧化）掺氯氧化工艺
在氧化工艺中，通常在氧化系统中通入少量的HCl气体（浓度在3％以下）以改善SiO2 – Si的界面特性。其优点：
①.氯离子进入SiO2－Si界面与正电荷中和以减少界面处的电荷积累。
②.氧化前通入氯气处理氧化系统以减少可动离子沾污。
9.SiO2-Si界面的杂质分凝（Dopant Segregation）：高温过程中，杂质在两
种材料中重新分布，氧化硅吸引受主杂质（B）、排斥施主杂质（P、As）。
10.SiO2在集成电路中的用途
①栅氧层：做MOS结构的电介质层（热生长）
②场氧层：限制带电载流子的场区隔离（热生长或沉积）
③保护层：保护器件以免划伤和离子沾污（热生长）
④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长）
⑤垫氧层：减小氮化硅与硅之间应力（热生长）
⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长）
⑦层间介质：用于导电金属之间的绝缘（沉积）
11.硅热氧化工艺中影响二氧化硅生长的因素
①氧化温度；
②氧化时间；
③掺杂效应：重掺杂的硅要比轻掺杂的氧化速率快
④硅片晶向：<111>硅单晶的氧化速率比<100>稍快
⑤反应室的压力：压力越高氧化速率越快
⑥氧化方式：湿氧氧化比干氧氧化速度快
12.热生长氧化层与沉积氧化层的区别
①结构及质量：热生长的比沉积的结构致密，质量好。
②成膜温度：热生长的比沉积的温度高。可在400℃获得沉积氧化层，在第一层金属布线形成完进行，做为金属之间的层间介质和顶层钝化层。
③硅消耗：热生长的消耗硅，沉积的不消耗硅。
13.杂质在硅中的扩散机制
①间隙式扩散；②替位式扩散。
14.扩散杂质的余误差函数分布特点（恒定表面源扩散属于此分布）
①杂质表面浓度由该种杂质在扩散温度下的固溶度所决定。当扩散温度不变时，表面杂质浓度维持不变；
②扩散时间越长，扩散温度越高，则扩散进入硅片内的杂质总量就越多；
③扩散时间越长，扩散温度越高，杂质扩散得越深。
15.扩散杂质的高斯分布特点（有限源扩散属于此分布）
①在整个扩散过程中，杂质总量保持不变；
②扩散时间越长，扩散温度越高，则杂质扩散得越深，表面浓度越低；
③表面杂质浓度可控。
16.结深的定义
杂质扩散浓度分布曲线与衬底掺杂浓度曲线交点的位置称为结深。
17.离子注入的概念：
离子注入是在高真空的复杂系统中，产生电离杂质并形成高能量的离子束，入射到硅片靶中进行掺杂的过程。
18.离子注入工艺相对于热扩散工艺的优缺点：
优点：①精确地控制掺杂浓度和掺杂深度；②可以获得任意的杂质浓度分布；
③杂质浓度均匀性、重复性好；④掺杂温度低；⑤沾污少；⑥无固溶度极限。
缺点：①高能杂质离子轰击硅原子将产生晶格损伤；②注入设备复杂昂贵。
19.离子注入效应
沟道效应：当注入离子未与硅原子碰撞减速，而是穿透了晶格间隙时就发生了沟道效应。控制沟道效应的方法：①倾斜硅片；②缓冲氧化层；③硅预非晶化（低能量（1KEV）浅注入应用非常有效）；④使用质量较大的原子。
注入损伤：高能杂质离子轰击硅原子将产生晶格损伤。消除晶格损伤的方法：
①注入缓冲层；②离子注入退火工艺。
20.离子注入退火
工艺目的：消除晶格损伤，并且使注入的杂质转入替位位置从而实现电激活。
①高温热退火
通常的退火温度：＞950℃，时间：30分钟左右
缺点：高温会导致杂质的再分布。
②快速热退火
采用RTP，在较短的时间（10－3～10－2秒）内完成退火。
优点：杂质浓度分布基本不发生变化
21.在先进的CMOS 工艺中，离子注入的应用
①深埋层注入；②倒掺杂阱注入；③穿通阻挡层注入；④阈值电压调整注入；
⑤轻掺杂漏区（LDD）注入；⑥源漏注入；⑦多晶硅栅掺杂注入；⑧沟槽电容器注入；⑨超浅结注入；⑩绝缘体上的硅（SOI）中的氧注入。
22.部分离子注入工艺的作用
①深埋层注入：高能（大于200KEV）离子注入，深埋层的作用：减小衬底
横向寄生电阻，控制CMOS的闩锁效应。
②倒掺杂阱注入：高能量离子注入使阱中较深处杂质浓度较大，倒掺杂阱改进CMOS器件的抗闩锁和穿通能力。
③穿通阻挡层注入：作用：防止亚微米及以下的短沟道器件源漏穿通，保证源漏耐压。
④轻掺杂漏区（LDD）注入：减小最大电场，增强抗击穿和热载流子能力。
⑤超浅结注入：大束流低能注入。作用：抑制短沟道效应
23.光刻的概念
光刻是把掩膜版上的电路图形精确地转移到硅片表面光刻胶膜上的过程。光刻是集成电路制造的关键工艺。
24.光刻工艺的8个基本步骤：
①气相成底膜；②旋转涂胶；③软烘；④对准和曝光；⑤曝光后烘培（PEB）；
⑥显影；⑦坚膜烘培；⑧显影检查。
25.什么是光刻胶、光刻胶的用途、光刻对光刻胶的要求
光刻胶是一种有机化合物，它受紫外线曝光后在显影液中的溶解度发生显著变化，而未曝光的部分在显影液中几乎不溶解。
光刻胶的用途：①做硅片上的图形模版（从掩膜版转移到硅片上的图形）；②在后续工艺中，保护下面的材料（例如刻蚀或离子注入）。
光刻对光刻胶的要求：①分辨率高；②对比度好；③敏感度好；④粘滞性好
⑤粘附性好；⑥抗蚀性好；⑦颗粒少。
26.正胶和负胶区别
正胶：曝光的部分易溶解，占主导地位；负胶：曝光的部分不易溶解。负胶的粘附性和抗刻蚀性能好，但分辨率低。
27.数值孔径（NA）
28.分辨率（R）
分辨率是将硅片上两个相邻的关键尺寸图形区分开的能力。分辨率是光刻中一个重要的性能指标。
k为工艺因子，范围是0.6～0.8；λ为光源的波长；NA为曝光系统的数值孔径。
提高分辨率的方法：
①减小工艺因子k：先进曝光技术
②减小光源的波长：汞灯→准分子激光（→等离子体）
③增大介质折射率：浸入式曝光
④增大θm：增大透镜半径、减小焦距
29.焦深（DOF）
焦深是焦点上下的一个范围，在这个范围内图像连续保持清晰。焦深类似照相的景深，集成电路光刻中的景深很小，一般在1.0μm左右。焦深限制光刻胶厚度，并要求表面平坦化
30.刻蚀的概念、工艺目的、分类、应用
概念：用化学或物理的方法，有选择地去除硅片表面层材料的过程称为刻蚀。
工艺目的：把光刻胶图形精确地转移到硅片上，最后达到复制掩膜版图形的目的。刻蚀是在硅片上复制图形的最后图形转移工艺，是集成电路制造的重要工艺之一。
刻蚀的分类：①按工艺目的分类：有图形刻蚀、无图形刻蚀。无图形刻蚀：材料去除和回蚀。②按工艺手段分类：干法刻蚀和湿法刻蚀。③按刻蚀材料分类：金属刻蚀、介质刻蚀、硅刻蚀。
应用：在硅片上制作不同的特征图形，包括选择性氧化的氮化硅掩蔽层、沟槽隔离和硅槽电容的沟槽、多晶硅栅、金属互联线、接触孔和通孔。
31.干法刻蚀与湿法刻蚀
把硅片置于气态产生的等离子体，等离子体中的带正电离子物理轰击硅片表面，等离子体中的反应粒子与硅片表面发生化学反应，从而去除暴露的表面材料。干法刻蚀用物理和化学方法，可实现各向异性刻蚀，能实现图形的精确转移。干
法刻蚀是集成电路刻蚀工艺的主流技术，广泛用于有图形刻蚀、回蚀和部分材料去除工艺。
把硅片置于液体化学试剂，化学腐蚀液与硅片表面发生化学反应，从而去除暴露的表面材料。湿法刻蚀用化学方法，一般是各向同性刻蚀，不能实现图形的精确转移。湿法刻蚀基本只用于部分材料去除工艺。
32.干法刻蚀的优缺点（与湿法刻蚀比）
优点：①刻蚀剖面各向异性，非常好的侧壁剖面控制；②好的CD控制；③最小的光刻胶脱落或粘附问题；④好的片内、片间、批间的刻蚀均匀性；⑤化学品使用费用低。（为什么现代集成电路工艺多采用干法刻蚀？）
缺点：①对下层材料的刻蚀选择比较差；②等离子体诱导损伤；③设备昂贵。
33.刻蚀参数
①刻蚀速率；②刻蚀偏差；③选择比；④均匀性；⑤刻蚀剖面。
34.ULSI对刻蚀的要求
①对不需要刻蚀的材料（主要是光刻胶和下层材料）的高选择比；②可接受产能的刻蚀速率；③好的侧壁剖面控制；④好的片内均匀性；⑤低的器件损伤；
⑥宽的工艺窗口。
35.为什么0.25微米以下工艺的干法刻蚀需要高密度等离子体？
传统的RIE系统等离子体离化率最大0.1%，因而需要较多的气体以产生足够的粒子。较高的气压使得粒子碰撞频繁，反应粒子很难进入小尺寸高深宽比图形，反应产物也很难排出。高密度等离子体的离化率达到10%，用于0.25微米以下的工艺。
36.为什么多晶硅的干法刻蚀要采用氯基气体而不是氟基气体？
等F基气体是因为Cl基气体刻蚀多晶硅对下层的栅氧化层有较高的不用SF
6
选择比。
37.化学气相沉积CVD的概念
（Chemical Vapor Deposition）化学气相沉积是利用电阻加热、等离子体、光辐射等能源使某些气态物质发生化学反应，生成固态物质并沉积在衬底表面形成薄膜的过程。
38.集成电路对薄膜的要求
①好的台阶覆盖能力；②填充高深宽比间隙的能力；③好的厚度均匀性；④高纯度和高密度；⑤受控制的化学剂量；⑥高度的结构完整性和低的应力；⑦好的电学特性；⑧对衬底材料或下层膜有好的粘附性。
39.描述CVD生长的简化过程。写出影响CVD生长速率的因素
自己整理影响CVD生长速率的因素：①质量传输限制（常压CVD）；②表面反应限制（低压CVD）；③CVD气流动力学；④CVD反应中的压力。
40.异类反应和同类反应
异类反应：反应发生在硅片表面或非常接近表面。
同类反应：反应发生在离硅片很远的高空。
必须避免同类反应生成薄膜束状物，同类反应产生的薄膜粘附性差、质量差、均匀性差。
41.常压CVD系统（APCVD）
质量输运限制为主、气流控制要求高。优点：沉积速度高。缺点：膜致密性差、颗粒多，气体消耗大、硅片不可密集摆放，台阶覆盖差（主要决定于反应气体）。
42.低压CVD系统（LPCVD）
反应速度限制为主、温度控制要求高。优点：膜致密、颗粒少，硅片可密集摆放，台阶覆盖较好（主要决定于反应气体）。缺点：速度较慢。
43.在APCVD SiO2时掺杂PH3，形成磷硅玻璃（PSG）。优点：吸附可动离子电
荷改善器件界面，降低玻璃的软化点温度易于平坦化。缺点：易吸潮，一般控制P2O5的含量在4％以下。
44.沉积多晶硅采用什么CVD工具？掺杂的Poly－Si的主要用途。写出掺杂的
Poly－Si做栅电极的6个原因。
沉积多晶硅采用LPCVD。
用途：①掺杂的Poly－Si在MOS器件中用做栅电极；②掺杂的Poly－Si做多晶电阻及桥联；③PIP电容的上下电极。
掺杂的Poly－Si做栅电极的原因：
①通过掺杂可得到特定的电阻；②与SiO2有优良的界面特性；③和后续高温工艺的兼容性；④比金属电极（如Al）更高的可靠性；⑤在陡峭的结构上沉积的均匀性；⑥实现栅的自对准工艺。
45.蒸发的优缺点
优点：①成膜速率高（能蒸发5微米厚的铝膜）；②金属膜纯度高
缺点：①台阶覆盖能力差；②不能沉积金属合金
46.溅射的优缺点
优点：①台阶覆盖能力好；②能沉积金属合金；③能进行原位溅射刻蚀
缺点：溅射速率低, 金属膜含氩
47.电镀的优缺点
优点：非常好的间隙填充能力，成本低、温度低
缺点：需要导电种子层，控制复杂
48.高能离子轰击
①离子反射（能量很小）；②离子吸附（<10eV），能量转化热能；③离子注入（>10keV），能量改变结构；④溅射（0.5keV~5keV），溅射原子能量10~50eV。
49.铝互连的优缺点
优点：①电阻率低；②铝的成本低；③与硅和二氧化硅的粘附性好；④易于沉积成膜（蒸发、溅射）；⑤易于刻蚀；⑥抗腐蚀性能好，因为铝表面总是有一层抗腐蚀性好的氧化层（Al2O3）；⑦接触电阻低（欧姆接触）。
缺点：①结穿刺现象；②电迁移现象。
50.铝的结穿刺现象
在纯铝和硅的界面加热合金化过程中（450～500℃），硅开始溶解在铝中直到在铝中的浓度达到0.5％，该过程消耗硅并在硅中形成空洞，可穿透浅结，
引起短路。
解决方法：①使用含硅（1~2%）的铝合金，铝中硅已饱和，抑制硅向铝中扩散；②引入阻挡层金属（例如TiN）以抑制硅扩散。
51.电迁移现象
当金属线流过大密度的电流时，电子和金属原子的碰撞引起金属原子的移动导致金属原子的消耗和堆积。电迁移现象会造成金属线开路、两条邻近的金属线短路。纯铝的电迁移现象非常严重。
解决方法：使用含0.5 %铜的铝合金
52.铜互连的优点及采取的工艺措施
优点：①电阻率更低；②电流密度高：抗电迁徙能力好于铝，铜合金中加入Al或Ti进一步增强抗电迁移；③更少的工艺步骤：采用大马士革方法，减少20％～30％；④易于沉积（铜CVD、电镀铜）；⑤铜的成本低。
缺点：①不能干法刻蚀铜；②铜在硅和二氧化硅中扩散很快，芯片中的铜杂质沾污使电路性能变坏；③抗腐蚀性能差；④粘附性差。
工艺措施：①采用大马士革工艺回避干法刻蚀铜；②采用电镀来满足大马士革工艺对间隙填充的要求；③用阻挡层金属（例如Ta）增强粘附阻挡扩散；④用金属钨做底层金属解决了器件的铜沾污。
53.硅化物及其作用
硅化物是在高温下难熔金属（通常是钛Ti、钴Co）与硅反应形成的金属化合物（如TiSi2、CoSi2 ）。其作用：①降低器件寄生电阻；②降低接触电阻；
③作为金属与硅之间的粘合剂。
54.化学机械平坦化CMP
（Chemical Mechanical Planarization）也称为化学机械抛光CMP（Chemical Mechanical Polish）是通过化学反应和机械研磨相结合的方法对表面起伏的硅片进行平坦化的过程。
55.CMP技术的优点
①全局平坦化，台阶高度可控制到50?左右；②平坦化不同的材料；③平坦化多层材料；④减小严重表面起伏；⑤能配合制作金属图形（大马士革工艺）；
⑥改善金属台阶覆盖；⑦减少缺陷；⑧不使用危险气体。
56.3.0μm CMOS集成电路工艺技术工艺流程
①双阱工艺:备片→初氧氧化→光刻N阱区→N阱磷注入→刻蚀初氧层→光刻P阱区→P阱硼注入→阱推进
②LOCOS隔离工艺:垫氧氧化→氮化硅沉积→光刻有源区→光刻NMOS管场区→NMOS管场区硼注入→场区选择氧化
③多晶硅栅结构工艺：去除氮化硅→栅氧化→多晶硅沉积→多晶掺磷→光刻多晶硅
④源/漏（S/D）注入工艺：光刻NMOS管源漏区→NMOS管源漏区磷注入→光刻PMOS管源漏区→PMOS管源漏硼注入
⑤金属互连的形成：BPSG沉积→回流/增密→光刻接触孔→溅射Si-Al-Cu →光刻金属互连
⑥制作压点及合金：钝化→光刻压焊窗口→合金
⑦参数测试
57.先进的0.18μm CMOS集成电路工艺技术1~7大工艺步骤
①双阱工艺；②浅槽隔离工艺；③多晶硅栅结构工艺；④轻掺杂漏（LDD）工艺；⑤侧墙形成工艺；⑥源/漏（S/D）注入工艺；⑦接触形成工艺；
58.倒掺杂阱技术：
连续三次离子注入
①第一次高能量（＞200KEV）、深结（~1.0μm）倒掺杂注入，以减小CMOS 器件的闭锁效应；
②第二次中能量注入，以保证源漏击穿电压；
③第三次小剂量注入，以调整阈值电压。
59.LOCOS隔离原理：
通过NMOS场区的硼注入及场区选择氧化，增加场区的表面掺杂浓度及场区氧化层厚度，从而提高寄生NMOS管的阈值电压，使该阈值电压大于Vcc，实现了NMOS管之间的隔离。LOCOS隔离的缺点：①鸟嘴浪费有源区面积影响集成度；
②横向尺寸不能精确控制。
60.浅槽隔离STI（Shallow Trench Isolation）
浅槽隔离是在衬底上通过刻蚀槽、氧化物填充及氧化物平坦化等步骤，制作
晶体管有源区之间的隔离区的一种工艺。它取代了LOCOS隔离工艺。
优点：提高电路的集成度，改善电路的抗闩锁性能。
61.轻掺杂漏（LDD）工艺目的
减小源漏间的穿通和沟道漏电，提高源漏击穿电压。
62.侧墙工艺目的
侧墙用来环绕多晶硅栅侧壁阻挡大剂量的S/D注入以免其接近沟道导致源漏穿通。
集成电路中双极性和CMOS工艺流程 摘要：本文首先介绍了集成电路的发展，对集成电路制作过程中的主要操作进行了简要 讲述。双极性电路和MOS电路时集成电路发展的基础，双极型集成电路器件具有速度高、驱动能力强、模拟精度高的特点，但是随着集成电路发展到系统级的集成，其规模越来越大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法满足这些方面的要求。CMOS电路具有功耗低、集成度高和抗干扰能力强的特点。文章主要介绍了双极性电路和CMOS电路的主要工艺流程，最后对集成电路发展过程中出现的新技术新工艺以及一些阻 碍集成电路发展的因素做了阐述。 关键词：集成电路，双极性工艺，CMOS工艺 ABSTRACT This paper first introduces the development of integrated circuits, mainly operating in the process of production for integrated circuits were briefly reviewed. Bipolar and MOS circuit Sas the basis for the development of integrated circuit. Bipolar integrated circuits with high speed, driving ability, simulated the characteristics of high precision, but with the development of integrated circuit to the system level integration, its scale is more and more big.So, reducing the power consumption of the circuit is in need, but bipolar devices in power consumption and integration can't meet these requirements. CMOS circuit with low power consumption, high integration and the characteristics of strong anti-interference ability. This paper mainly introduces the bipolar circuit and CMOS circuit the main technological process.finally, the integrated circuit appeared in the process of development of new technology and new technology as well as some factors hindering the development of the integrated circuit are done in this paper. KEY WORDS integrated circuit, Bipolar process, CMOS process
集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
集成电路技术应用专业简介 专业代码610120 专业名称集成电路技术应用 基本修业年限三年 培养目标 本专业培养德、智、体、美、劳全面发展，具有良好职业道德和人文素养，掌握微电子工艺和集成电路设计领域相关专业理论知识，具备微电子工艺管理、集成电路设计及应用等能力，从事微电子制造和封装测试工艺维护管理、集成电路辅助逻辑设计、版图设计和系统应用等方面工作的高素质技术技能人才。 就业面向 主要面向半导体制造、集成电路设计等企事业单位，在微电子工艺技术员、集成电路逻辑和版图设计助理工程师、系统应用工程师等岗位，从事微电子工艺制造和封装测试、集成电路逻辑设计、版图设计、FPGA开发与应用、芯片应用方案开发等工作。主要职业能力 1．具备对新知识、新技能的学习能力和创新创业能力； 2．掌握半导体器件、集成电路的基础理论知识； 3．具备微电子工艺加工及相关设备操作能力； 4．具备集成电路逻辑设计及仿真能力； 5．具备集成电路版图设计与验证的能力；
6．具备FPGA开发与应用的能力； 7．具备芯片应用方案开发能力。 核心课程与实习实训 1．核心课程 半导体器件物理、集成电路制造工艺、半导体集成电路、VerilogHDL应用、集成电路版图设计技术、系统应用与芯片验证。 2．实习实训 在校内进行集成电路制造工艺、半导体集成电路项目、项目化版图设计与验证等实训。 在集成电路企业及相关科研院所进行实习。 衔接中职专业举例 电子与信息技术电子技术应用 接续本科专业举例 电子科学与技术微电子科学与工程 声明：此资源由本人收集整理于网络，只用于交流学习，请勿用作它途。如有侵权，请联系，删除处理。
C M O S集成电路制造工艺 流程 IMB standardization office【IMB 5AB- IMBK 08- IMB 2C】
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CMOS集成电路制造工艺流程 摘要：本文介绍了CMOS集成电路的制造工艺流程，主要制造工艺及各工艺步骤中的核心要素，及CMOS器件的应用。 引言：集成电路的设计与测试是当代计算机技术研究的主要问题之一。硅双极工艺面世后约3年时间，于1962年又开发出硅平面MOS工艺技术，并制成了MOS集成电路。与双极集成电路相比，MOS集成电路的功耗低、结构简单、集成度和成品率高，但工作速度较慢。由于它们各具优劣势，且各自有适合的应用场合，双极集成工艺和MOS集成工艺便齐头平行发展。 关键词：工艺技术，CMOS制造工艺流程 1.CMOS器件 CMOS器件，是NMOS和PMOS晶体管形成的互补结构，电流小，功耗低，早期的CMOS电路速度较慢，后来不断得到改进，现已大大提高了速度。 分类 CMOS器件也有不同的结构，如铝栅和硅栅CMOS、以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。P阱CMOS，则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS以及E/D－NMOS和p沟MOS兼容的CMOS电路。双阱CMOS，是在低阻n＋衬底上再外延一层中高阻n――硅层，然后在外延层中制造n阱和p阱，并分别在n、p阱中制造p沟和n沟晶体管，从而使PMOS和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟和n沟晶体管的平衡性，适用于高性能电路的制造。 集成技术发展
硅集成电路基本工艺流程简介 近年来，日新月异的硅集成电路工艺技术迅猛发展，一些新技术、新工艺也在不断地产生，然而，无论怎样，硅集成电路制造的基本工艺还是不变的。以下是关于这些基本工艺的简单介绍。 IC制造工艺的基本原理和过程 IC基本制造工艺包括：基片外延生长、掩模制造、曝光、氧化、刻蚀、扩散、离子注入及金属层形成。 一、硅片制备（切、磨、抛） 1、晶体的生长（单晶硅材料的制备）： 1) 粗硅制备: SiO2+2H2=Si+2H2O99％ 经过提纯:>99.999999% 2) 提拉法 基本原理是将构成晶体的原料放在坩埚中加热熔化，在熔体表面接籽晶提拉熔体，在受控条件下，使籽晶和熔体的交界面上不断进行原子或分子的重新排列，随降温逐渐凝固而生长出单晶体.
2、晶体切片：切成厚度约几百微米的薄片 二、晶圆处理制程 主要工作为在硅晶圆上制作电路与电子元件，是整个集成电路制造过程中所需技术最复杂、资金投入最多的过程。 功能设计à模块设计à电路设计à版图设计à制作光罩 其工艺流程如下： 1、表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2、初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固) + O2 àSiO2(固) 湿法氧化Si(固) +2H2O àSiO2(固) + 2H2 3、CVD法沉积一层Si3N4。 CVD法通常分为常压CVD、低压CVD 、热CVD、电浆增强CVD及外延生长法（LPE）。 着重介绍外延生长法（LPE）：该法可以在平面或非平面衬底上生长出十分完善的和单晶衬底的原子排列同样的单晶薄膜的结构。在外延工艺中，可根据需要控制外延层的导电类型、电阻率、厚度，而且这些参数不依赖于衬底情况。 4、图形转换（光刻与刻蚀） 光刻是将设计在掩模版上的图形转移到半导体晶片上，是整个集成电路制造流程中的关键工序，着重介绍如下： 1）目的：按照平面晶体管和集成电路的设计要求，在SiO2或金属蒸发层上面刻蚀出与掩模板完全对应的几何图形，以实现选择性扩散和金属膜布线。 2）原理：光刻是一种复印图像与化学腐蚀相结合的综合性技术，它先采用照相复印的方法，将光刻掩模板上的图形精确地复印在涂有光致抗蚀剂的SiO2层或金属蒸发层上，在适当波长光的照射下，光致抗蚀剂发生变化，从而提高了强度，不溶于某些有机溶剂中，未受光照的部分光致抗蚀剂不发生变化，很容易被某些有机溶剂融解。然后利用光致抗蚀剂的保护作用，对SiO2层或金属蒸发层进行选择性化学腐蚀，然后在SiO2层或金属蒸发层得到与掩模板(用石英玻璃做成的均匀平坦的薄片，表面上涂一层600 800nm厚的Cr层，使其表面光洁度更高)相对应的图形。 3）现主要采有紫外线(包括远紫外线)为光源的光刻技术，步骤如下：涂胶、前烘、曝光、显影、坚模、腐蚀、去胶。 4）光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。 湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。 干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。 5) 掺杂工艺（扩散、离子注入与退火） 掺杂是根据设计的需要，将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻欧姆接触，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的三价元素，如硼，或五价元素，如磷、砷等掺入半导体衬底，掺杂方法有两种：
集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多
集成电路基本工艺 发表时间：2011-07-29T10:01:47.187Z 来源：《魅力中国》2011年6月上供稿作者：朱德纪李茜刘丹彤 [导读] 在此，我们重点是讨论集成电路芯片加工过程中的一些关键手艺。 朱德纪李茜刘丹彤中国矿业大学，江苏徐州 221000 中图分类号：TN47 文献标识码：A 文章编号：1673-0992（2011）06-0000-01 摘要：当今社会已进入信息技术时代，集成电路已经被广泛应用于各个领域，典型的集成电路制造过程可表示如下： 在此，我们重点是讨论集成电路芯片加工过程中的一些关键手艺。 集成电路基本工艺包括基片外延生长、掩模制造、曝光技术、刻蚀、氧化、扩散、离子注入、多晶硅淀积、金属层形成。 关键词：外延、掩膜、光刻、刻蚀、氧化、扩散、离子注入、淀积、金属层 集成电路芯片加工工艺，虽然在进行IC设计时不需要直接参与集成电路的工艺流程，了解工艺的每一个细节，但了解IC制造工艺的基本原理和过程，对IC设计是大有帮助的。 集成电路基本工艺包括基片外延生长掩模制造、曝光技术、刻蚀、氧化、扩散、离子注入、多晶硅淀积、金属层形成。 下面我们分别对这些关键工艺做一些简单的介绍。 一、外延工艺 外延工艺是60年代初发展起来的一种非常重要的技术，尽管有些器件和IC可以直接做在未外延的基片上，但是未经过外延生长的基片通常不具有制作期间和电路所需的性能。外延生长的目的是用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。常用的外延技术主要包括气相、液相金属有机物气相和分子束外延等。其中，气相外延层是利用硅的气态化合物或液态化合物的蒸汽在衬底表面进行化学反应生成单晶硅，即CUD单晶硅；液相外延则是由液相直接在衬底表面生长外延层的方法；金属有机物气相外延则是针对Ⅲ?Ⅴ族材料，将所需要生长的Ⅲ?Ⅴ族元素的源材料以气体混合物的形式进入反应器中加热的生长区，在那里进行热分解与沉淀反映，而分子束外延则是在超高真空条件下，由一种或几种原子或分子束蒸发到衬底表面形成外延层的方法。 二、掩模板的制造 掩模板可分成整版及单片版两种，整版按统一的放大率印制，因此称为1×掩模，在一次曝光中，对应着一个芯片陈列的所有电路的图形都被映射到基片的光刻胶上。单片版通常八九、实际电路放大5或10倍，故称作5×或10×掩模，其图案仅对应着基片上芯片陈列中的单元。 早期掩模制作的方法：①首先进行初缩，把版图分层画在纸上，用照相机拍照，而后缩小为原来的10%~%20的精细底片；②将初缩版装入步进重复照相机，进一步缩小，一步一幅印到铬片上，形成一个阵列。 制作掩模常用的方法还包括：图案发生器方法、x射线制版、电子束扫描法。 其中x射线、电子束扫描都可以用来制作分辨率较高的掩模版。 三、光刻技术 光刻是集成电路工艺中的一种重要加工技术，在光刻过程中用到的主要材料为光刻胶。光刻胶又称为光致抗蚀剂，有正胶、负胶之分。其中，正胶曝光前不溶而曝光后可溶，负胶曝光前可溶而曝光后不可溶。 光刻的步骤：①晶圆涂光刻胶；②曝光；③显影；④烘干 常见的光刻方法：①接触式光刻；②接近式光刻；③投影式光刻 其中，接触式光刻可得到比较高的分辨率，但容易损伤掩模版和光刻胶膜；接近式光刻，则大大减少了对掩模版的损伤，但分辨率降低；投影式光刻，减少掩模版的磨损也有效提高光刻的分辨率。 四、刻蚀技术 经过光刻后在光刻胶上得到的图形并不是器件的最终组成部分，光刻只是在光刻胶上形成临时图形，为了得到集成电路真正需要的图形，必须将光刻胶上的图形转移到硅胶上，完成这种图形转换的方法之一就是将未被光刻胶掩蔽的部分通过选择性腐蚀去掉。 常用的刻蚀方法有：湿法腐蚀、干法腐蚀。 湿法腐蚀：首先要用适当的溶液浸润刻蚀面，溶液中包含有可以分解表面薄层的反应物，其主要优点是选择性好、重复性好、生产效率高、设备简单、成本低。存在的问题有钻蚀严重、对图形的控制性较差、被分解的材料在反应区不能有效清除。 干法刻蚀：使用等离子体对薄膜线条进行刻蚀的一种新技术，按反应机理可分为等离子刻蚀、反应离子刻蚀、磁增强反应例子刻蚀和高密度等离子刻蚀等类型，是大规模和超大规模集成电路工艺中不可缺少的工艺设备。干法刻蚀具有良好的方向性。 五、氧化 在集成电路工艺中常用的制备氧化层的方法有：①干氧氧化；②水蒸气氧化；③湿氧氧化。 干氧氧化：高温下氧与硅反应生成sio2的氧化方法； 水蒸气氧化：高温下水蒸气与硅发生反应的氧化方法； 湿氧氧化：氧化首先通过盛有95%c左右去离子睡的石英瓶，将水汽带入氧化炉内，再在高温下与硅反映的氧化方法。 影响硅表面氧化速率的三个关键因素：温度、氧化剂的有效性、硅层的表面势。 六、扩散与离子注入 扩散工艺通常包括两个步骤：即在恒定表面浓度条件下的预淀积和在杂志总量不变的情况下的再分布。预淀积只是将一定数量的杂质
1.特征尺寸（Critical Dimension,CD）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。 4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2 ③水汽氧化：Si ＋H2O →SiO2 ＋H2 硅的氧化温度：750 ℃～1100℃ 6.硅热氧化过程的分为两个阶段： 第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。 第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足
第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；
1、CZ单晶生长法定义：Czochralski(CZ)－查克洛斯基法生长单晶硅，把熔化了的半导体级硅液体变为有正确晶向并且被掺杂成n型或p型的固体硅锭。85％以上的单晶硅是采用CZ法生长出来的。 CZ法特点：a. 低功率IC的主要原料。b. 占有～80％的市场。c. 制备成本较低。d. 硅片含氧量高。 2、描述氧化物的生长速率，影响这种速率的参数是什么？氧化物生长速率用于描述氧化物在硅片上生长的快慢。影响他的参数有温度、压力、氧化方式(干氧或湿氧)、硅的晶向和掺杂水平。 3、短沟道效应（Short Channel Effect）：短沟道效应主要是指阈值电压与沟道相关到非常严重的程度。源-漏两极的p-n结将参与对位于栅极下的硅的耗尽作用，同栅极争夺对该区电荷的控制。栅长Lg越短，被源-漏两极控制的这部分电荷所占的份额比越大，直接造成域值电压Vt 随栅长的变化。 4、方块电阻（薄层电阻）：方块电阻的大小直接反映了扩散入硅内部的净杂质总量。 Q: 从表面到结边界这一方块薄层中单位面积上杂质总量。 5、体电阻与方块电阻的关系： 方块时，l＝w，R＝R S。所以，只要知道了某个掺杂区域的方块电阻，就知道了整个掺杂区域的电阻值。 6、固溶度（solubility）:在平衡条件下，杂质能溶解在硅中而不发生反应形成分凝相的最大浓度。 7、扩散定义：材料中元素分布的不均勻会导致扩散行为的进行，使得元素由浓度高处向浓度低处移动，从而产生的一种使浓度或温度趋于均匀的定向移动。 8、扩散的微观机制都有哪些？给出相关扩散方式的定义及扩散杂质的种类。①间隙式扩散：杂质进入晶体后，仅占据晶格间隙，在浓度梯度作用下，从一个原子间隙到另一个相邻的原子间隙逐次跳跃前进。每前进一个晶格间距，均必须克服一定的势垒能量。势垒高度 Ei 约为0.6~1.2 eV；间隙式扩散杂质包括Au, Ag, Cu, Fe, Ni, Zn, Mg, O等，这些杂质均属于快扩散杂质。②替位式扩散：杂质进入晶体后，占据晶格原子的原子空位（空格点），在浓度梯度作用下，向邻近原子空位逐次跳跃前进。每前进一步，均必须克服一定的势垒能量。替位式原子必须越过的势垒高度为Es约3 ～4 eV。替位式扩散杂质包括B, P, As, Sb,Ga, Al, Ge等，这些杂质均属于慢扩散杂质。 9、扩散的宏观机制：扩散是微观粒子做无规则热运动的统计结果，这种运动总是由粒子浓度较高的地方向浓度低的地方进行，而使得粒子的分布逐渐趋于均匀。扩散的原始驱动力是体系能量最小化。 10、恒定表面源扩散：扩散过程中，硅片表面杂质浓度始终不变这种类型的扩散称为恒定表面源扩散。其扩散后杂质浓度分布为余误差函数分布。 11、有限表面源扩散：扩散前在硅片表面先淀积一层杂质，在整个过程中，这层杂质作为扩散源，不再有新源补充，杂质总量不再变化。这种类型的扩散称为有限表面源扩散。其扩散后杂质浓度分布为高斯函数分布。 12、横向扩散：由于光刻胶无法承受高温过程，扩散的掩膜都是二氧化硅或氮化硅。当原子扩散进入硅片，它们向各个方向运动：假如杂质原子沿硅片表面方向迁移，就发生了横向扩散。
集成电路工艺基础 氧化 1、SiO 2的特性和作用 2、SiO 2 的结构分为哪两种 3、什么是桥键氧和非桥键氧 4、在无定形的SiO2中，Si 、O 那个运动能力强，为什么？ 5、热氧化法生长SiO2过程中，氧化生长的方向是什么？ 6、SiO 2只与什么酸、碱发生反应？ 7、杂质在S iO 2中的存在形式。 8、水汽对SiO 2网络的影响。 9、选用SiO 2作为掩蔽的原因。 是否可以作为任何杂质的掩蔽材料？为什么？ 10、制备SiO 2有哪几种方法？ 11、什么是Si 的热氧化法？热生长SiO 2的特点。 12、生长一个单位厚度的SiO 2需要消耗多少单位的S i ？ 13、热氧化分为哪几种方法？各自的特点是什么？ 14、实际生产中选用哪种生长方法制备较厚的SiO 2层？ 15、分析Si 的热氧化的两种极限情况。 16、热氧化速率受氧化剂在SiO 2的扩散系数和与Si 的反应速度中较快还是较慢的影响？ 17、SiO 2生长厚度与时间的关系 18、氧化剂分压、温度对氧化速度的影响。 19、Si 表面晶向对氧化速率的影响。 20、什么是硅氧化时杂质的分凝现象？ 21、纳和氯对氧化的影响 当氧化层中如果含有高浓度钠时，则线性和抛物型氧化速率都明显变大；在干氧氧化的气氛中加氯，氧化速率常数明显变大。 22、SiO 2和Si-SiO 2界面中的四种类型电荷，解释可动离子电荷的主要存在形式和危害。 扩散 1、什么是扩散？扩散有哪几种形式？ 2、什么是间隙式杂质？什么是替位式杂质？ 3、为什么替位式杂质的运动相比间隙式杂质运动更为困难？ 4、菲克第一定律、菲克第二定律、扩散系数 ) 1 4 / 1 ( 2 2 - + = B A x o t + τ A ) /exp(kT E D D o ?-=
芯片制作工艺流程 工艺流程 1) 表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化 Si(固) + O2 à SiO2(固) 湿法氧化 Si(固) +2H2O à SiO2(固) + 2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10 -- 10E+11/cm –2 .e V -1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 3) CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1 常压CVD (Normal Pressure CVD) NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反
4#210宿舍集体版总结 引言 第一只晶体管 ?第一只晶体管, AT&T Bell Lab, 1947 ?第一片单晶锗, 1952 ?第一片单晶硅, 1954 (25mm，1英寸) ?第一只集成电路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961 摩尔定律晶体管最小尺寸的极限 ?价格保持不变的情况下晶体管数每12月翻一番，1980s后下降为每18月翻一番； ?最小特征尺寸每3年减小70% ?价格每2年下降50%； IC的极限 ?硅原子直径: 2.35 ?； ?形成一个器件至少需要20个原子； ?估计晶体管最小尺寸极限大约为50 ?或0.005um，或5nm。 电子级多晶硅的纯度 一般要求含si>99.9999以上，提高纯度达到 99.9999999—99.999999999%（9-11个9）。其导电性介于10-4-1010 。电子级高纯多晶硅以9N以上为宜。 cm /
1980s以前半导体行业的模式 1980s以前：大多数半导体公司自己设计、制造和测试IC芯片，如Intel，IBM 1990s以后半导体行业的模式 F&F模式，即Foundry(代工)+Fabless(无生产线芯片设计), 什么是Foundry 有晶圆生产线，但没有设计部门；接受客户订单，为客户制 造芯片； IC流程图: 接受设计订单→芯片设计→EDA编辑版图→将版图交给掩膜版制造商→制造晶圆→芯片测试→芯片封装 硅片制备与高温工艺单晶生长：直拉法区熔法 高温工艺:氧化，扩散，退火。 Si集成电路芯片元素组成 ■半导体（衬底与有源区）：单晶Si ■杂质（N型和P型）：P (As)、B ■导体（电极及引线）：Al、Wu（Cu 、Ti）、poly-Si ■绝缘体（栅介质、多层互连介质）：SiO2、Si3N4 硅的重要性
超大规模集成电路及其生产工艺流程 现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。 晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。 一、晶圆 所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。 二、晶圆的生产工艺流程： 从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）： 多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。
工艺流程 1)表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2)初次氧化 有热氧化法生成SiO2缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固)+O2àSiO2(固) 湿法氧化Si(固)+2H2OàSiO2(固)+2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应，Si表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2)/(d ox)=(n ox)/(n SiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10--10E+11/cm–2.e V-1数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。 3)CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1常压CVD(Normal Pressure CVD) NPCVD为最简单的CVD法，使用于各种领域中。其一般装置是由(1)输送反应气体至反应炉的载气体精密装置；(2)使反应气体原料气化的反应气体气化室；(3)反应炉；(4)反应后的气体回收装置等所构成。其中中心部分为反应炉，炉的形式可分为四个种类，这些装置中重点为如何将反应气体均匀送入，故需在反应气体的流动与基板位置上用心改进。当为水平时，则基板倾斜；当为纵型时，着反应气体由中心吹出，且使基板夹具回转。而汽缸型亦可同时收容多数基板且使夹具旋转。为扩散炉型时，在基板的上游加有混和气体使成乱流的
LED芯片的制造过程可概分为晶圆处理工序（Wafer Fabrication）、晶圆针测工序（Wafer Probe）、构装工序（Packaging）、测试工序（Initial Test andFinal Test）等几个步骤。其中晶圆处理工序和晶圆针测工序为前段（Front End）工序，而构装工序、测试工序为后段（Back End）工序。 1、晶圆处理工序 本工序的主要工作是在晶圆上制作电路及电子元件（如晶体管、电容、逻辑开关等），其处理程序通常与产品种类和所使用的技术有关，但一般基本步骤是先将晶圆适当清洗，再在其表面进行氧化及化学气相沉积，然后进行涂膜、曝光、显影、蚀刻、离子植入、金属溅镀等反复步骤，最终在晶圆上完成数层电路及元件加工与制作。 2、晶圆针测工序 经过上道工序后，晶圆上就形成了一个个的小格，即晶粒，一般情况下，为便于测试，提高效率，同一片晶圆上制作同一品种、规格的产品；但也可根据需要制作几种不同品种、规格的产品。在用针测（Probe）仪对每个晶粒检测其电气特性，并将不合格的晶粒标上记号后，将晶圆切开，分割成一颗颗单独的晶粒，再按其电气特性分类，装入不同的托盘中，不合格的晶粒则舍弃。 3、构装工序 就是将单个的晶粒固定在塑胶或陶瓷制的芯片基座上，并把晶粒上蚀刻出的一些引接线端与基座底部伸出的插脚连接，以作为与外界电路板连接之用，最后盖上塑胶盖板，用胶水封死。其目的是用以保护晶粒避免受到机械刮伤或高温破坏。到此才算制成了一块集成电路芯片（即我们在电脑里可以看到的那些黑色或褐色，两边或四边带有许多插脚或引线的矩形小块）。 4、测试工序 芯片制造的最后一道工序为测试，其又可分为一般测试和特殊测试，前者是将封装后的芯片置于各种环境下测试其电气特性，如消耗功率、运行速度、耐压度等。经测试后的芯片，依其电气特性划分为不同等级。而特殊测试则是根据客户特殊需求的技术参数，从相近参数规格、品种中拿出部分芯片，做有针对性的专门测试，看是否能满足客户的特殊需求，以决定是否须为客户设计专用芯片。经一般测试合格的产品贴上规格、型号及出厂日期等标识的标签并加以包装后即可出厂。而未通过测试的芯片则视其达到的参数情况定作降级品或废品 LED芯片的制造工艺流程：
集成电路设计工艺流程 晶体的生长 晶体切片成 wafer 晶圆制作 功能设计à模块设计à电路设计à版图设计à制作光罩 工艺流程 1) 表面清洗 晶圆表面附着一层大约 2um 的 Al2O3 和甘油混合液保护之 , 在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成 SiO2 缓冲层，用来减小后续中 Si3N4 对晶圆的应力 氧化技术 干法氧化 Si( 固 ) + O2 à SiO2( 固 ) 湿法氧化 Si( 固 ) +2H2O à SiO2( 固 ) + 2H2 干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当 SiO2 膜较薄时，膜厚与时间成正比。 SiO2 膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚的 SiO2 膜，需要较长的氧化时间。 SiO2 膜形成的速度取决于经扩散穿过 SiO2 膜到达硅表面的 O2 及 OH 基等氧化剂的数量的多少。湿法氧化时，因在于 OH 基在 SiO2 膜中的扩散系数比 O2 的大。氧化反应， Si 表面向深层移动，距离为 SiO2 膜厚的 0.44 倍。因此，不同厚度的 SiO2 膜，去除后的 Si 表面的深度也不同。 SiO2 膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为 200nm ，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2) 。 SiO2 膜很薄时，看不到干涉色，但可利用 Si 的疏水性和 SiO2 的亲水性来判断 SiO2 膜是否存在。也可用干涉膜计或椭圆仪等测出。
硅集成电路工艺基础 绪论： 单项工艺的分类： 1、图形转换：光刻、刻蚀 2、掺杂：扩散、离子注入 3、制膜：氧化、化学气相淀积、物理气相淀积 第2章 氧化 SiO 2的作用： 1、在MOS 电路中作为MOS 器件的绝缘栅介质，作为器件的组成部分 2、作为集成电路的隔离介质材料 3、作为电容器的绝缘介质材料 4、作为多层金属互连层之间的介质材料 5、作为对器件和电路进行钝化的钝化层材料 6、扩散时的掩蔽层，离子注入的(有时与光刻胶、Si 3N 4层一起使用)阻挡层 热氧化方法制备的SiO 2是无定形 制备二氧化硅的方法：热分解淀积法、溅射法、真空蒸发法、阳极氧化法、化学气相淀积法、 热氧化法； 热氧化法制备的SiO 2具有很高的重复性和化学稳定性，其物理性质和化学性质不太受湿度和中等热处理温度的影响。 SiO 2的主要性质： 密度：表征致密程度 折射率：表征光学性质 密度较大的SiO 2具有较大的折射率 波长为5500A 左右时， SiO 2的折射率约为1.46 电阻率：与制备方法及所含杂质数量等因素有关，高温干氧氧化制备的电阻率达1016Ω· cm 介电强度：单位厚度的绝缘材料所能承受的击穿电压 大小与致密程度、均匀性、杂质含量有关一般为106~107V/cm （10－ 1~1V/nm ） 介电常数：表征电容性能d S C SiO 2 0εε=（SiO 2的相对介电常数为3.9） 腐蚀：化学性质非常稳定，只与氢氟酸发生反应 O H S i F H HF SiO SiF H HF SiF O H SiF HF SiO 26226242422)(6(224+→+→++→+六氟硅酸） 还可与强碱缓慢反应 薄膜应力为压应力 晶体和无定形的区别：桥键氧和非桥键氧 桥联氧：与两个相邻的Si-O 四面体中心的硅原子形成共价键的氧 非桥联氧：只与一个Si-O 四面体中心的硅原子形成共价键的氧 非桥联氧越多，无定型的程度越大，无序程度越大，密度越小，折射率越小 无定形SiO 2的强度：桥键氧数目与非桥键氧数目之比的函数 结晶态和无定形态区分——非桥联氧是否存在 杂质分类：网络形成者和网络改变者 网络形成者：可以替代SiO 2网络中硅的杂质，即能代替Si －O 四面体中心的硅、并能与氧