第一次作业
EDA 的英文全称是什么EDA 的中文含义是什么
答：ED自动化A 即Electronic Design Automation 的缩写，直译为：电子设计。
什么叫 EDA 技术利用 EDA 技术进行电子系统的设计有什么特点
答：EDA 技术有狭义和广义之分，狭义EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC 自动设计技术。
①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
从使用的角度来讲，EDA 技术主要包括几个方面的内容这几个方面在整个电子系统的设计中分别起什么作用
答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有
的设备，熟练地进行硬件验证或变通地进行硬件验证。
什么叫可编程逻辑器件(简称 PLD) FPGA 和 CPLD 的中文含义分别是什么国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家其产品系列有哪些其可用逻辑门/等效门数大约在什么范围
答：可编程逻辑器件(简称PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。FPGA 和CPLD 分别是现场可编程门阵列和复杂可编程逻辑器件的简称。国际上生产FPGA/CPLD 的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。Xilinx 公司的FPGA 器件有XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列等，可用门数为1200～18 000；Altera 公司的 CPLD 器件有 FLEX6000，FLEX8000，FLEX10K， FLEX10KE 系列等，提供门数为5000～25 000；Lattice 公司的ISP-PLD 器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000 系列等，集成度可多达 25 000 个 PLD 等效门。
第二次作业
目前比较流行的、主流厂家的EDA 的软件工具有哪些这些开发软件的主要区别是什么
答：目前比较流行的、主流厂家的EDA 的软件工具有Altera 的MAX+plus II、Lattice 的ispEXPERT、Xilinx 的 Foundation Series。
对于目标器件为FPGA/CPLD 的VHDL 设计，其工程设计包括几个主要步骤每步的作用是什么每步的结果是什么
答：第一:需要进行“源程序的编辑和编译”—用一定的逻辑表达手段将设计表达出来; 第二：要进行“逻辑综合”---将用一定的逻辑表达手段将表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应的关系（电路分解）；第三：要进行目标器件的“布线/适配”---在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）第四：目标器件的编程下载---将前面的软件设计经过编程变成具体的设计系统（物理实现）；最后要进行硬件仿真/硬件测试---验证所设计的系统是否符合要求。同时，在设计过程中要进行有关仿真”---模拟有关设计结果与设计构想是否相符。
名词解释：逻辑综合、逻辑适配、行为仿真、功能仿真、时序仿真。
答：逻辑综合：逻辑综合器的功能就是将设计者在EDA 平台上完成的针对某个系统项目的HDL、原理图或状态图形的描述，针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定硬件结构用某种网表文件的方式联系起来。显然，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换成低级的，可与FPGA/CPLD 或构成ASIC 的门阵列基本结构相映射的网表文件。逻辑适配：适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件，如 JEDEC 格式的文件。适配所选定的目标器件(FPGA/CPLD 芯片)必须属于原综合器指定的目标器件系列。行为仿真：在综合以前可以先对VHDL 所描述的内容进行行为仿真，即将VHDL 设计源程序直接送到VHDL 仿真器中仿真，这就是所谓的VHDL 行为仿真。因为此时的仿真只是根据VHDL 的语义进行的，与具体电路没有关系。功能仿真：仅对VHDL 描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性，如延时特性。时序仿真：时序
仿真是接近真实器件运行的仿真，仿真过程中已将器件特性考虑进去了，因而，仿真精度要高得多。但时序仿真的仿真文件必须来自针对具体器件的布线/适配器所产生的仿真文件。综合后所得的EDIF/XNF 门级网表文件通常作为FPGA 布线器或CPLD 适配器的输入文件。通过布线/适配的处理后，布线/适配器将生成一个VHDL 网表文件，这个网表文件中包含了较为精确的延时信息，网表文件中描述的电路结构与布线/适配后的结果是一致的。此时，将这个VHDL 网表文件送到VHDL 仿真器中进行仿真，就可以得到精确的时序仿真结果了。
谈谈你对 EDA 技术应用的展望。
技术将广泛应用于高校电类专业实践教学工作中；技术将广泛应用于科研工作和新产品的开发中；技术将广泛应用于专用集成电路的开发中；技术将广泛应用于传统机电设备的升级换代和技术改造中。
第三次作业
简述 PLD 的基本类型和分类方法。
答：常见的PLD 产品有：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGDS。分类方法有：1、从结构的复杂度分类；2、从互连结构树上分类；3、从可编程特性上分类；4、从可编程元件上分类；
2 .2CPLD 和 FPGA 是如何进行标识的举例进行说明。
答：FPGA 与CPLD 的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：将以乘积项结构方式构成逻辑行为的器件称为 CPLD，如 Lattice 的 ispLSI 系列、Xilinx 的XC9500 系列、Altera 的MAX7000S 系列和 Lattice(原 Vantis)的 Mach 系列等。将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx 的SPARTAN 系列、Altera的 FLEX10K 或 ACEX1K 系列等。
第四次作业
Altera公司、Xilinx公司、Lattice公司有哪些器件系列这些器件各有什么性能指标
答：这些公司有CPLD器件系列、FPGA系列、ispLSI和pLSI逻辑器件系列;CPLD器件系列提高了芯片的利用率和工作频率；FPGA系列具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试等优点。ispLSI和pLSI逻辑器件系列即有低密度PLD使用方便、性能可靠等优点，又有FPGA器件的高密度和灵活性。
CPLD的英文全称是什么CPLD的结构主要由哪几部分组成每一部分的作用如何
答：Complex Programmable Logic Devices;主要由宏单元、可编程连线、I/O控制块组成；宏单元是基本结构、可编程连线负责信号传递，连线所有的宏单元。I/O控制块负责输入输出的电气特性控制。
什么叫FPGA的配置模式FPGA器件有哪几种配置模式每种配置模式有什么特点FPGA的配置流程如何
答：FPGA的配置模式是指FPGA用来完成设计时的逻辑配置和外部连接方式；FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Cyclone系列。使用Altera串行配置器件来完成。Cyclone期间处于主动地位，配置期间处于从属地位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。PS则由外部计算机或控制器控制配置过程。通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 联合边界扫描接口引脚，支持JAM STAPL 标准，可以使用Altera下载电缆或主控器来完成；FPGA的配置流程一般包括芯片的初始化、配置和启动等几个过程；
什么叫系统可编程是不是只有Lattice公司的产品具有系统可编程的特性
答：系统可编程就是当系统上电并正常工作时，计算机通过系统中的CPLD拥有ISP接口并直接对其进行编程，器件在编程后立即进入
工作状态。不是；
第五次作业
VHDL程序一般包括几个组成部分每部分的作用是什么
答：（1）三个基本组成部分：库、程序包使用说明，实体描述和实体对应的结构体描述。（2）库、程序包使用说明：用于打开调用本设计实体将用到的库、程序；实体描述：用于描述该设计实体与外界的接口信号说明；结构体描述：用于描述该设计实体内部的组成及内部工作的逻辑关系，结构体配置语句主要用于层次化的方式对特定的设计实体进行元件的例化，或是为实体选定某个特定的结构体。
库由哪些部分组成在VHDL语言中常见的有几种库编程人员怎样使用现有的库
答：设计库由若干程序包组成，每个程序包都有一个包声明和一个可选的包体声明。在设计库中，包声明和包体声明是分别编译的；常用的库有四种IEEE库、STD库、WORK库、VITAL库；
库、程序包的使用格式如下:
LIBRARY 库名；
USE库名.程序包名.项目名/ALL
第六次作业
1什么叫标识符VHDL的基本标识符是怎样规定的
答：标识符是指用来为常数、变量、信号、端口、子程序或者参数等命名，由英文字母、数字和下划线组成。
遵从的规则：（1）首字符必须是英文字母。（2）不连续使用下划线“_”，不以下划线“_”结尾的。（3）大小写英文字母等效，可以大小写混合输入。（4）标识符中不能有空格。（5）VHDL的保留字不能用于作为标识符使用。
第七次作业
VHDL语言中的标准数据类型有哪几类用户可以自己定义的数据类型有哪几类并简单介绍各数据类型。
（1）标量型：属单元素最基本的数据类型，通常用于描述一个单值数据对象，它包括实数类型、整数类型、枚举类型和时间类型。
复合类型：可以由细小的数据类型复合而成，如可有标量复合而成。复合类型主要有数组型和记录型。
存取类型：为给定的数据类型的数据对象提供存取方式。
文件类型：用于提供多值存取类型。
用户可自定义的数据类型：枚举类型、整数类型、数组类型、记录类型、时间类型、实数类型等。
用户怎样自定义数据类型试举例说明。
答：利用类型定义语句TYPE 和子类型定义语句SUBTYPE 实现。如TYPE
WEEK IS (SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPE DIGITS INTEGER RANGE 0 T O 9
第八次作业
VHDL语言有哪几类操作符在一个表达式中有多种操作符时应按怎样的准则进行运算下列三个表达式是否等效：① A<=NOT B AND C OR D; ② A<=(NOT B AND C) OR D; ③ A<=NOT B A ND (C OR D).
答：（1）主要有四种操作符逻辑运算符，关系运算符，算术运算符，符号运算符此外还有重载运算符。（2）按照操作符的优先级高低进行运算（3）这三个表达式不等效。1式表达错误，对同一优先级的不同运算符应加上括号。2和3式的运算顺序不同。
在CASE 语句中在什么情况下可以不要WHEN OTHERS语句在什么情况下一定要WHEN OTHERS语句？
答：case语句执行时，根据选择表达式的值来选择执行哪个顺序语句，要求对于选择表达式的每个可能取值，有且仅有一个选择值与之匹配。因此，当已列出的选择值能够覆盖选择表达式的所有可能取值时，可以不要when others语句。否则，要用 when others表示其它未列出的选择值。
3-19 VHDL中,信号复制与变量赋值有什么区别其赋值符号是否异同
答：变量赋值与信号复制的区别在于，变量具有局部特征，它的有效只
局限于所定义的一个进程中，或一个子程序中，它是一个局部的、暂时性数据对象。信号则不同，信号具有全局性特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信。
变量赋值目标：= 赋值源；
信号赋值目标 <= 赋值源；
第九次作业
3-21 转向控制语句有几种他们各用在什么场合使用它们时特别需要注意什么
答：共有５种：IF条件语句、CASE选择语句、LOOP循环语句、NEXT语句和EXIT语句；1）if 条件表达式1 then 顺序语句;
elsif 条件表达式2 then 顺序语句;
else 条件表达式n then 顺序语句;
end if;
if语句可根据一个或多个布尔条件，有选择的执行指定的顺序语句。使用时应注意：1.关键字then后可包含一个或多个顺序语句。子句可以有多个或没有，每个elsif子句执行时具有向前与的作用。子句可以没有。4.关键字then后的顺序语句可以是if语句，即if语句可以嵌套。
（2）case选择表达式 is
when 选择值1 => 顺序语句;
when 选择值2 => 顺序语句; ......
end case;
case语句可根据一个表达式的不同取值执行不同的顺序语句。
使用时应注意：1.表达式的值可以是整型或枚举型的，或是这些数据类型构成的数组。2.选择值可以是单个取值，如4；也可以是一个取值范围，如 2 to 5；也可以是多个并列的取值，如2|6；还可以是以上三种取值方式的混合。语句执行时，根据选择表达式的值来选择执行哪个顺序语句，选择的结果和每个选择值的顺序无关，只要求对于选择表达式的每个可能取值，有且仅有一个选择值与之匹配即可。4.常用 when others表示其它未列出的选择值。5.“=>”后面的顺序语句可以有多个。
（3）[标号：] for 循环变量 in 范围 loop [标号：] while 条件 loop
顺序语句; 顺序语句;
end loop [标号]; end loop [标号];
for循环用于循环次数已知的情况；while 循环用于循环次数未知的情况。使用时应注意：for循环中的循环变量无需事先定义，可自动加/减1。
（4）next; 无条件中止当前循环，返回循环起点，开始下次循环。exit; 无条件退出当前循环。
next loop标号; 无条件中止LOOP标号标明的循环，返回LOOP标号处，开始下次循环。 exit loop标号; 无条件退出LOOP标号标明的循环。
next loop标号 when 条件; 条件为真时中止LOOP标号标明的循环，返回LOOP标号处，开始下次循环。
exit loop标号when 条件; 条件为真时退出LOOP标号标明的循环。
3-25 WAIT有几种书写格式哪些格式可以进行逻辑综合
答：wait until 结构 wait on 结构其中wait until 结构可以进行逻辑组合
3-27试用EVENT属性描述一种用时钟CLK上升沿触发的D触发器及一种用时钟ＣＬＫ下降沿触发的ＪＫ触发器。
答：LIBRARY IEEE;
USE
USE
ENTITY dtrigger IS
PORT(clk: IN STD_LOGIC;
d : IN STD_LOGIC;
q : OUT STD_LOGIC);
END dtrigger;
ARCHITECTURE behave OF dtrigger IS
BEGIN
PROCESS(clk)
BEGIN
IF clk'EVENT AND clk='1' THEN
q:=d;
END IF;
8/23é?μ
END PROCESS;
END behave;
第十次作业
LIBRARY IEEE;
USE LATCH IS
PORT(D:IN STD_LOGIC;
ENA:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END ENTITY LATCH;
ARCHITECTURE ART1 OF LATCH IS
SIGNAL S0:STD_LOGIC;
BEGIN
PROCESS(D,ENA)IS
BEGIN
IF ENA='1'THEN
S0<=D;
END IF;
Q<=S0;
END PROCESS;
END ARCHITECTURE ART1;
LIBRARY IEEE;
USE MY74373 IS
PORT(D:IN STD_LOGIC_VECTOR (8 DOWNTO 1); OEN:IN STD_LOGIC;
G:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 1)); END ENTITY MY74373;
ARCHITECTURE ART1 OF MY74373 IS
COMPONENT LATCH IS
PORT(D,ENA:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END COMPONENT LATCH;
SIGNAL S1:STD_LOGIC_VECTOR(8 DOWNTO 1); BEGIN
GELATCH:FOR NO IN 1 TO 8 GENERATE LATCHX:LATCH PORT MAP(D(NO),G,S1(NO)); END GENERATE GELATCH;
Q<=S1 WHEN OEN='0'ELSE
"ZZZZZZZZ";
END ARCHITECTURE ART1; ARCHITECTURE ART2 OF MY74373 IS
SIGNAL S2:STD_LOGIC_VECTOR(8 DOWNTO 1); BEGIN
PROCESS(D,OEN,G)IS
BEGIN
IF OEN='0'THEN
Q<=S2; ELSE
Q<="ZZZZZZZZ";
END IF;
IF G='1'THEN
S2<=D;
END IF;
END PROCESS;
END ARCHITECTURE ART2;
第十二次作业
LIBRARY IEEE;
USE TRI_BUFS IS
PORT(DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); EN:IN STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TRI_BUFS;
ARCHITECTURE ART OF TRI_BUFS IS
BEGIN
PROCESS(EN,DIN)IS
BEGIN
IF(EN='1')THEN
DOUT<=DIN;
ELSE
DOUT<="ZZZZZZZZ"
END IF;
END PROCESS;
END ARCHITECTURE ART;
中国矿业大学2012～2013学年第一学期 《数字系统设计基础》试卷（A）卷 考试时间：100 分钟考试方式：闭卷 学院_________班级_____________姓名___________学号____________ 一、选择题（20分，每题2分） 1.不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 2．关于进程语句说法错误的是_________ A. PROCESS为一无限循环语句(执行状态、等待状态) B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性 C. 进程必须由敏感信号的变化来启动 D. 变量是多个进程间的通信线 3、对于VHDL以下几种说法错误的是___________ A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义 元件的引脚 B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成 C. VHDL程序中是区分大小写的 D.结构体描述元件内部结构和逻辑功能 4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。 A. 实体与结构体之间的连接关系； B. 器件的内部功能； C. 实体使用的库文件； D. 器件外部可见特性如端口的数目、方向等 5. 组合逻辑电路中的毛刺信号是由于______引起的。 A. 电路中存在延迟 B.电路不是最简 C. 电路有多个输出 D.电路中使用不同的门电路 6. 下列关于临界路径说法正确的是___________ A. 临界路径与系统的工作速度无关 B. 临界路径减小有助于缩小电路规模 C. 临界路径减小有助于降低功耗 D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径 7. 关于FPGA和CPLD的区别说法正确的是___________ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑
Experiment 2 Designing Number Comparer 实验目的： 熟悉QuartusII 的开发环境 熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计 实验内容：数值比较器设计 实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程 设计输入使用插入模板 （Insert Template ） 在QuartusII 开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为： 比较器特性表 比较器电路示意图 实验报告内容要求： （1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。 Number Comparer A(3..0) B(3..0) In_s In_l In_e Yl Ye Ys Y
Experiment 3 Designing 8 to1-Multiplxer 实验目的：熟悉QuartusII的开发环境 熟练掌握编程开发流程 学习VHDL的基本语法 学习VHDL编程设计 实验内容：八选一数据选择器设计。 实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template） 在QuartusII开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理： 电路功能表及其电路外部符号如下： 电路功能表 实验报告内容要求： （1）实验目的； （2）实验内容； （3）实验要求； （4）实验原理； （5）程序编写； （6）程序编译（首先选择器件具体型号）； （7）功能仿真和芯片时序仿真； （8）芯片引脚设定； （9）适配下载结果及结论。
宁波工程学院 数字电子系统设计报告 设计题目： 学院名称：电子与信息工程学院 专业班级：电科12-X 学生姓名：XXX 学号：13401090XXX 指导教师：苏树兵 起讫时间：2016年06月20日至2016年06月29日
目录第一章设计任务 1.1 基本要求 1.2 发挥部分 第二章整体方案设计 2.1 基本原理及整体系统框图 2.2 算法设计 第三章硬件电路设计（按模块）3.1 XX电路设计（有几个写几个） 3.2 整体电路图 3.3 整机元件清单 第四章系统软件设计 4.1 主程序流程图 4.2 子程序流程图（有几个写几个） 第五章系统测试与结果分析 5.1 XX电路的调测 5.2 整体指标测试（有数据的需要附上）5.3 结果分析 第六章设计小结 6.1 设计任务完成情况 6.2 问题及改进 6.3心得体会 第七章任务分配及自评分 附录1 系统程序 附录2 实物图 参考文献
第一章技术指标 1.整体功能要求 频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。 2.系统结构要求 数字频率计的整体结构要求如图所示。图中被测信号为外部信号，送入测量电路进行处理、测量，档位转换用于选择测试的项目------频率、周期或脉宽，若测量频率则进一步选择档位。 数字频率计整体方案结构方框图 3.电气指标 3.1被测信号波形：正弦波、三角波和矩形波。 3.2 测量频率范围：分三档： 1Hz~999Hz 0.01kHz~9.99kHz 0.1kHz~99.9kHz 3.3 测量周期范围：1ms~1s。 3.4 测量脉宽范围：1ms~1s。 3.5测量精度：显示3位有效数字（要求分析1Hz、1kHz和999kHz的测量误
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
verilog 数字系统设计教程习题答案第二章 HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog 语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL 模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 HDL和VHDL乍为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是
6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile 是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler ，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit ，据说比Synopsys 的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit 被Cadence 公司收购，为此Cade nee放弃了它原来的综合软件Syn ergy。随着FPGA 设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Sy nopsys 的FPGAExpress，Cade nee 的Syn plity ，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC Jam格式的 文件 9.在FPGA设计中，仿真一般分为功能仿真（前仿真）和时序仿真（后仿真）。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与
基于VHDL的交通灯控制器设计 作者：叶展（04008136） 杨运峰（04008137） 史泰龙（04008115）
目录 1．题目要求 (2) 2.方案设计 (2) (1)总体方案设计 (2) (2)单元模块设计 (5) (3)各单元模块的连接 (6) 3．仿真调试 (7) 4．设计总结 (9) (1)设计的小结和体会 (9) (2)对设计的进一步完善提出意见或建议 (9) 5．成员分工 (9) 6．参考文献 (10) 7．附录 (11)
一、题目要求 在两个相邻十字路口处各有四处交 通灯，标为A和Ｂ，每一处的要求如下： 每一处都有3个灯指示左转，直行和右转 车辆，并且灯也分红色和黄色绿色，并配 有时间显示，调研实际的运行情况并设计 出对应的电路。并且要完成以下附加功 能：第一，可以将系统根据时间来调整， 在白天某一路段比较繁忙对应的通行时 间较长，晚上因为另一路段繁忙则做适当 的调整；第二，如系统出现故障不能正常 显示，则黄灯全部闪烁以提醒车辆注意。 要求系统有一个系统时钟，按照24小时 计时，Ａ处和Ｂ处早上７点到晚上８点， 南北方向绿灯通行时间为５０秒，黄灯5 秒，左拐灯15秒，黄灯5秒，红灯４０ 秒。其余时间分别为60秒，5秒，20秒， 5秒，30秒。A处和B处的交通灯是联动 的，即A处驶往B处的车辆，在A处南北方向交通灯绿灯后20秒钟后B处的南北方向交通灯绿灯通行。 二、方案设计 (1)总体方案设计 我们小组成员展开讨论，结合本题目 的要求，并且参考了实际路灯的运行情况 和查阅了相关资料后，提出了一种切实可 行的路灯控制方案——即路灯八状态轮 换循环控制方案。 从单一方向上看，单个路口红绿灯转换顺序为：绿灯(50s)—黄灯(5s)—左拐灯(15s)—黄灯(5s)—红灯(40s)。（当此方向上路灯为红灯时，即40s的时间内，另一方向上的路灯要完成，绿灯(15s)—黄灯(5s)—左拐灯(15s)—黄灯(5s)，的转换。） 当路况处于闲暇时间段的时候，路灯工作于另外一种时间机制。即，绿灯(60s)—黄灯(5s)—左拐灯(20s)—黄灯(5s)—红灯(30s)。（当此方向上路灯为红灯时，即30s的时间内，另一方向上的路灯要完成，绿灯(5s)—黄灯(5s)—
Verilog数字系统设计教程思考题答案 绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提 高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
第一次作业 EDA 的英文全称是什么EDA 的中文含义是什么 答：ED自动化A 即Electronic Design Automation 的缩写，直译为：电子设计。 什么叫 EDA 技术利用 EDA 技术进行电子系统的设计有什么特点 答：EDA 技术有狭义和广义之分，狭义EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC 自动设计技术。 ①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 从使用的角度来讲，EDA 技术主要包括几个方面的内容这几个方面在整个电子系统的设计中分别起什么作用 答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有
课程设计实践报告 一、课程设计的性质、目的与作用 本次电子系统设计实践课程参照全国大学生电子设计模式，要求学生综合利用所学的有关知识，在教师的指导下，分析和熟悉已给题目，然后设计系统方案、画原理图及PCB、软件编程，并做出课程设计报告。因此，在设计中，要求学生应该全面考虑各个设计环节以及它们之间的相互联系，在设计思路上不框定和约束同学们的思维，同学们可以发挥自己的创造性，有所发挥，并力求设计方案凝练可行、思路独特、效果良好。 本课程设计的目的是为了让学生能够全面了解电子电路应用系统的整个设计过程，逐步掌握系统开发的以下相关技术： (1)熟悉系统设计概念； (2)利用所学数电、模拟电路知识，设计电路图； (3)利用PROTEL软件画原理图及PCB； (4)熟悉系统项目设计报告填写知识； （5）培养团队合作意识。 通过本课程设计，有助于学生更好地了解整个课程的知识体系，锻炼学生实际设计能力、分析和思考能力，使其理论与实践相结合，从而为后续课程的学习、毕业设计环节以及将来的实际工作打好坚实的基础。 二、课程设计的具体内容 电子系统设计实践课程就是锻炼学生系统设计、分析和思考能力，全面运用课程所学知识，发挥自己的创造性，全面提高系统及电路设计、原理图及PCB 绘画等硬件水平和实际应用能力，从而体现出电子系统设计的真谛。下面是各个设计阶段的具体内容。 1．系统方案认识 根据所设定的题目，能够给出系统设计方案与思路
题目：信号发生器产生电路，请设计一个能产生正弦波、方波及三角波电路，并制作原理图，然后阐述其原理。 基本原理： 系统框图如图1所示。 图1 低频信号发生器系统框图 低频信号发生器系统主要由CPU、D/A转换电路、基准电压电路、电流/电 压转换电路、按键和波形指示电路、电源等电路组成。 其工作原理为当分别按下四个按键中的任一个按键就会分别出现方波、锯齿 波、三角波、正弦波，并且有四个发光二极管分别作为不同的波形指示灯。2、各部分电路原理 (1)DAC0832芯片原理 ①管脚功能介绍（如图5所示） 图5 DAC0832管脚图 1) DI7～DI0：8位的数据输入端，DI7为最高位。
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：
第一次作业 1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？ 答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。 1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？ 答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？
答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.4 什么叫可编程逻辑器件(简称 PLD)？ FPGA 和 CPLD 的中文含义分别是什么？国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称 PLD)是一种由用户编程以实现某种 逻辑功能的新型逻辑器件。 FPGA 和 CPLD 分别是现场可编程 门阵列和复杂可编程逻辑器件的简称。国际上生产 FPGA/CPLD 的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列 等，可用门数为 1200～18 000；Altera 公司的 CPLD 器件有
常用数字仪表的使用 实验内容： 1.参考“仪器操作指南”之“DS1000操作演示”，熟悉示数字波器的使用。 2.测试示波器校正信号如下参数：（请注意该信号测试时将耦合方式设置为直流耦合。 峰峰值（Vpp），最大值（Vmax），最小值（Vmin）， 幅值（Vamp），周期（Prd），频率（Freq） 顶端值（Vtop），底端值（Vbase），过冲（Overshoot）, 预冲（Preshoot），平均值（Average），均方根值（Vrms），即有效值 上升时间（RiseTime），下降时间（FallTime），正脉宽（+Width）, 负脉宽（-Width），正占空比（+Duty），负占空比（-Duty）等参数。 3.TTL输出高电平>2.4V，输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低 电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V。 请采用函数信号发生器输出一个TTL信号，要求满足如下条件： ①输出高电平为3.5V，低电平为0V的一个方波信号； ②信号频率1000Hz； 在示波器上观测该信号并记录波形数据。
集成逻辑门测试（含4个实验项目） （本实验内容选作） 一、实验目的 （1）深刻理解集成逻辑门主要参数的含义和功能。 （2）熟悉TTL 与非门和CMOS 或非门主要参数的测试方法，并通过功能测试判断器件好坏。 二、实验设备与器件 本实验设备与器件分别是： 实验设备：自制数字实验平台、双踪示波器、直流稳压电源、数字频率计、数字万用表及工具； 实验器件：74LS20两片，CC4001一片，500Ω左右电阻和10k Ω左右电阻各一只。 三、实验项目 1．TTL 与非门逻辑功能测试 按表1-1的要求测74LS20逻辑功能，将测试结果填入与非门功能测试表中（测试F=1、0时，V OH 与V OL 的值）。 2．TTL 与非门直流参数的测试 测试时取电源电压V CC =5V ；注意电流表档次，所选量程应大于器件电参数规范值。 （1）导通电源电流I CCL 。测试条件：输入端均悬空，输出端空载。测试电路按图1-1（a ）连接。 （2）低电平输入电流I iL 。测试条件：被测输入端通过电流表接地，其余输入端悬空，输出空载。测试电路按图1-1（b ）连接。 （3）高电平输入电流I iH 。测试条件：被测输入端通过电流表接电源（电压V CC ），其余输入端均接地，输出空载。测试电路按图1-1（c ）连接。 （4）电压传输特性。测试电路按图1-2连接。按表1-2所列各输入电压值逐点进行测量，各输入电压值通过调节电位器W 取得。将测试结果在表1-2中记录，并根据实测数据，做出电压传输特性曲线。然后，从曲线上读出V OH ，V OL ，V on ，V off 和V T ，并计算V NH ，V NL 等参数。 表1-1 与非门功能测试表
《电子系统设计课程设计》项目设计书 项目名称打地鼠 小组成员1 小组成员2 小组成员3 专业 任课教师 成都理工大学信科院电子系 2013年6月
1项目名称，并简要说明应用背景。 项目名称：打地鼠 应用背景：打地鼠游戏是人们生活中常见的一种休闲小游戏。此游戏玩法简单，考验人们的反应速度。开发者可以根据人们兴趣开发出具有多功能的打地鼠游戏，比如升级、道具、过关等，增加游戏的趣味性。 2项目设计需求（包括功能描述和性能设计指标） 功能描述： 1.启动系统，液晶屏第一排随机显示一个1-9的数字，显示地鼠（?）或地雷（*），中间显示剩余时间，右边显示分数；液晶屏第二排显示游戏的英文名称——打地鼠。 2.开始游戏后，在背景音乐伴随下显示“Ready Go!!!”，之后正式进入游戏游戏历时2min,随着时间的增加，数字显示速度加快，游戏中课随时按K10键暂停，再次按则恢复游戏。 3.进入游戏界面后，随机产生地鼠和地雷（地雷产生的概率为10%），但随着时间的增加，地雷出现的概率会增加，数字更新的速度也越快。按键分别对应独立键盘的9个按键，按下某个键即代表击打相应位置。 4.若击中地鼠：正常情况下分数加1，若在较短时间（实际为地鼠产生到消失的前一半时间内）击中，则“快速反应，双倍加分”，即分数加2。若击中地雷，则分数减1，若未按下相应键，则分数加1。
5.游戏结束，背景音乐停止，保留最高分，分数和时间在按复位后刷新。 性能设计指标：能通过复位，玩家可以持续玩游戏。自动保存和人为清除游戏数据。 3设计方案 3.1 系统设计框图及原理阐述 设计框图： 原理阐述： 1)复位电路 复位条件：89C52单片机复位需要一个长达24个时钟周期的高电平才能复位，复位的作用就是使程序的指针指向地址0，每个程序都是从地址0开始执行，所以复位的概念就是让程序从头开始执行。
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测出门电路的输出响应。动
态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。 测试电路如图3-2所示。试验中A、B输入高、低电平，由数字电路实验箱中逻辑电平产生电路产生，输入F可直接插至逻辑电平只是电路的某一路进行显示。
仿真示意 2.门电路的动态逻辑功能测试 动态测试用于数字系统运行中逻辑功能的检查，测试时，电路输入串行数字信号，用示波器比较输入与输出信号波形，以此来确定电路的功能。实验时，与非门输入端A加一频率为
绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的
数字电路课程设计报告设计课题：数字电子钟逻辑电路设计 班级：13级电子科学与技术 姓名： 学号： 指导老师： 设计时间：2016年1月18日~20日 学院：物理与信息工程学院
内容摘要 数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子时钟是一个对标准频率（1Hz）进行计数的计数电路。通常使用石英晶体振荡器电路构成数字钟，以保证其频率的稳定。以16进制芯片74HC161设计成6或10进制来实现时间计数单元的计数功能。采用CD4511作为显示译码电路。选择LED数码管作为显示单元电路。由CD4511把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。
目录 一、内容提要 二、设计任务和要求 三、总体方案选择的论证 四、单元电路的设计、元器件选择和参数计算 五、电路图 六、组装与调试 七、所用元器件 八、设计总结 九、附录 十、参考文献
数字电子钟逻辑电路设计 一、内容提要 本次课程设计的目的是通过设计与实验，了解CD4060、CD4511，74HC74、74HCl61、74HC00、74HC04等芯片的功能和管脚排列，进一步理解设计方案与设计理念，扩展设计思路与视野。 二、设计任务和要求 用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1．由晶振电路产生1Hz 标准秒信号。 2．秒、分为00—59六十进制计数器。 3．时为00—23二十四进制计数器。 4．周显示从1—日为七进制计数器。 5．可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于手动位 置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。
多周期MIPS微处理器设计 一、实验目的 （1）、熟悉MIPS指令系统。 （2）、掌握MIPS多周期微处理器的工作原理和实现方法。 （3）、掌握控制器的微程序设计方法。 （4）、掌握MIPS多周期微处理器的测试方法。 （5）、了解用软件实现数字系统设计的方法。 二、实验任务 设计一个32位MIPS多周期微处理器，具体的要求如下： 1、至少运行下列的6类32条MIPS指令。 （1）、算术逻辑指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 （2）、逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 （3）、位移指令：SLL、SLLV、SRL、SRLV、SRA。 （4）、条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 （5）、无条件跳转指令：J、JR。 （6）、数据传送指令：LW、SW。 2、在XUP Virtex-2 Pro开发系统中实现该32位MIPS多周期微处理器，要求运行速度（CPU 工作时钟）大于25MHz。 三、实验设备 1、装有ISE、Modelsim SE和Chipscope Pro软件的计算机。 2、XUP Virtex-2 pro开发系统一套。 3、SVGA显示器一台。 四、MIPS指令简介 MIPS指令集具有以下特点： 1、简单的LOAD/STORE结构：所有的计算机类型的指令均从寄存器堆中读取数据并
把结果写入寄存器堆中，只有LOAD和STORE指令访问存储器。 2、易于流水线CPU的设计：MIPS指令集的指令格式非常规整，所有的指令均为32位，而且指令操作码在固定的位置上。 3、易于编译器的开发：一般来讲，编译器在编译高级语言程序时，很难用到复杂的指令，MIPS指令的寻址方式非常的简单，每条指令的操作也非常简单。 MIPS系统的寄存器结构采用标准的32位寄存器堆，共32个寄存器，标号为0-31。其中第0号寄存器永远为常数0。 CPU所支持的MIPS指令格式一共有3种，分别为R、I、J。R类型的指令从寄存器堆中读出两个源操作数，计算结果写回到寄存器堆；I类型的指令使用一共16为立即数作为源操作数；J类型的指令使用一共26位立即数作为跳转的目标地址(target address)。 MIPS的指令格式如图1所示，指令格式中OP(operation)是指令操作码；RS(register sourse)是源操作数的寄存器号；RD(register destination)是目标寄存器号；RT(register target)可以既是源寄存器号，又可以使目标寄存器号，由具体位置决定；FUNCT(function)可以被认为是扩展的操作码；SA(shift amount)由移位指令使用，定义移位位数。 I型中的Immediate是16为立即数。立即数型算术逻辑运算指令、数据传输指令和条件分支指令均采用这种形式。在立即数型算术逻辑运算指令、数据传送指令中，Immediate进行符号扩展至32位；而在条件分支指令中，Immediate先进行符号扩展至32位再左移2位。 在J形指令中26为target由JUMP指令使用，用于产生跳转的目标地址。 下面通过表格简单介绍本实验使用的MIPS核心指令。表1列出了本实验使用到的MIPS指令的格式和OP、FUNCT等简要信息。