EDA技术课程大作业
设计题目：移位相加8位乘法器的设计
院系：电子信息与电气工程学院
学生姓名：
学号：200902070017
专业班级：09电子信息工程专升本
2010年12月3日
移位相加8位乘法器的设计
1.设计背景和设计方案
1.1设计背景
EDA技术（即Electronic Design Automation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Ddscription Langurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC 测试和封装、FPGA(Gield Peogrammable Gate Array)/CPLD(Complex Programmable Logic Device)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。本文介绍设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能
1.2设计方案
此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八位加法器，所以关键是设计好八位加法器。
方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。
方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。综合各方面的考虑，决定采用方案二。
该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。其乘法原理是乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从
图（一）的原理图及乘法操作时序图图（二）上可以清楚地看出此乘法器的工作原理。图（一）中,START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，最后乘积完整出现在REG16B端口。在这里，1位乘法器ANDARITH的功能类似于1个特殊的与门，即当ABIN为‘1’时，DOUT直接输出DIN，而当ABIN为‘0’时，DOUT输出全“00000000”。
移位相加8位乘法器整体电路原理图
图（一）
2. 方案实施
2.1 8位右移寄存器模块：
LIBRARY IEEE; -- 8位右移寄存器
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SREG8B IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
QB : OUT STD_LOGIC );
END SREG8B;
ARCHITECTURE behav OF SREG8B IS
SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS (CLK, LOAD)
BEGIN
IF LOAD = '1' THEN REG8 <= DIN;
ELSIF CLK'EVENT AND CLK = '1' THEN
REG8(6 DOWNTO 0) <= REG8(7 DOWNTO 1);
END IF;
END PROCESS;
QB <= REG8(0); -- 输出最低位
END behav;
2.2 8位加法器模块
LIBRARY IEEE; --8位加法器
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8 IS
PORT(B, A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) );
END ADDER8;
ARCHITECTURE behav OF ADDER8 IS
BEGIN
S <= '0'&A + B ;
END behav;
2.3 1位乘法器模块
LIBRARY IEEE; --1位乘法器
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ANDARITH IS -- 选通与门模块
PORT ( ABIN : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );
END ANDARITH;
ARCHITECTURE behav OF ANDARITH IS
BEGIN
PROCESS(ABIN, DIN)
BEGIN
FOR I IN 0 TO 7 LOOP -- 循环，完成8位与1位运算 DOUT(I) <= DIN(I) AND ABIN;
END LOOP;
END PROCESS;
END behav;
2.4 16位锁存器模块
LIBRARY IEEE; --16位锁存器/右移寄存器
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG16B IS
PORT ( CLK,CLR : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(8 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );
END REG16B;
ARCHITECTURE behav OF REG16B IS
SIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0);
BEGIN
PROCESS(CLK, CLR)
BEGIN
IF CLR = '1' THEN R16S <= (OTHERS =>'0') ; -- 清零信号ELSIF CLK'EVENT AND CLK = '1' THEN --时钟到来时，锁存输入值，并右移低8 R16S(6 DOWNTO 0) <= R16S(7 DOWNTO 1); -- 右移低8位
R16S(15 DOWNTO 7) <= D; -- 将输入锁到高8位
END IF;
END PROCESS;
Q <= R16S;
END behav;
2.5 乘法运算控制器
library ieee; --乘法运算控制器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity arictl is
port( clk,start:in std_logic;
clkout,rstall,ariend:out std_logic);
end;
architecture one of arictl is
signal cnt4b:std_logic_vector(3 downto 0);
begin
rstall<=start;
process(clk,start)
begin
if start='1' then cnt4b<="0000";
elsif clk'event and clk='1' then
if cnt4b<8 then --小于8则计数，等于8则表明乘法运算已经结束
cnt4b<=cnt4b+1;
end if;
end if;
end process;
process(clk,cnt4b,start)
begin
if start='0' then
if cnt4b<8 then
clkout<=clk; ariend<='0';
else clkout<='0'; ariend<='1';
end if;
else clkout<=clk; ariend<='0';
end if;
end process;
end;
2.6 8位乘法器顶层设计
library ieee; --8位乘法器顶层设计
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity multi8x8 is
port( clk:in std_logic;
start:in std_logic;
a,b:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(15 downto 0);
end multi8x8 ;
architecture struc of multi8x8 is
component arictl
port( clk , start :in std_logic;
clkout , rstall :out std_logic);
end component;
component andarith
port( abin:in std_logic;
din:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(7 downto 0)); end component;
component adder8b
port(cin :in std_logic;
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(7 downto 0);
cout : out std_logic );
end component;
component reg16b is
port( clk,clr:in std_logic;
d:in std_logic_vector(8 downto 0);
q:out std_logic_vector(15 downto 0));
end component;
component sreg8b is
port( clk,load:in std_logic;
din:in std_logic_vector(7 downto 0);
qb:out std_logic);
end component;
signal gndint ,intclk,rstall,newstart,qb,:std_logic;
signal andsd :std_logic_vector(7 downto 0);
signal dtbin :std_logic_vector(8 downto 0);
signal dtbout :std_logic_vector(15 downto 0);
begin
dout<=dtbout; gndint<='0';
process ( clk,start )
begin
if start='1' then newstart<='1' ;
elsif clk='0' then newstart<='0' ;end if;
end process;
u1:arictl port map( clk=>clk,start=>newstart,clkout=>intclk,rstall=>restall);
u2:sreg8b port map(clk=>intclk,load=>rstall,din=>b,qb=>qb);
u3:andarith port map(abin=>qb,din=>a,dout=>andsd);
u4:adder8b port map(cin=>gndint,a=>dtbout(15 downto 8),b=>andsd,s=>dtbin(7 downto 0),cout=>dtbin(8));
u5:reg16b port map(clk=>intclk,clr=>rstall,d=>dtbin,q=>dtbout);
end struc;
8位移位相加乘法器运算逻辑波形图如下：
图（二）
3.结果和结论
通过这次大作业对ＥＤＡ技术有了更进一步的熟悉，VHDL 语言和Ｃ语言等其他语言还是有很大的区别。VHDL是EDA技术的重要组成部分，其具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。在实际操作中发现设计和课本上的知识有很大联系，但又高于课本，一个简单的原理要把它应用以及和其他功能综合起来就有些困难。通过设计也巩固了我们的书本知识以及通过借阅书籍和上网查找资料，也丰富了自己对ＥＤＡ的了解。
4.参考文献
1. 潘松，黄继业．ＥＤＡ与VHDL．[M]北京：清华大学出版社，2007
2．徐志军，徐光辉．CPLD/FPGA的开发与应用．[M]北京：电子工业出版社，2002
3．边计年，薛宏熙．用VHDL设计电子线路．北京：清华大学出版社，2000
4．王金明，杨吉斌．数字系统设计与VerilogHDL．北京：机械工业出版社，2002
实验四 一、实验名称 32位并进/并出移位寄存器设计 二、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。 三、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路； 3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 四、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jicun IS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END jicun; ARCHITECTURE behav OF jicun IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN
PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS WHEN "001"=> REG(0)<=CO; ---带进位循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7); WHEN "010" => REG(0)<=REG(7); ---自循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0); WHEN "011"=>REG(7)<=REG(0); ---自循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1); WHEN "100" =>REG(7)<=CO; ---带进位循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0); WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY; END behav; 2、锁存器程序 library ieee ; use ieee.std_logic_1164.all ; entity suocun is port(d : in std_logic_vector(7 downto 0) ; q: out std_logic_vector(7 downto 0); clk : in std_logic ); end suocun ; architecture one of suocun is signal q1: std_logic_vector(7 downto 0);
乘法运算电路 1、课程设计的目的 模拟电子技术基础课程设计是学习模拟电子技术基础课程之后的实践教学环节。其目的是训练学生综合运用学过的模拟电子技术的基础知识。独立完成查找资料，选择方案，设计电路，撰写报告等工作。使学生进一步理解所学本课程的内容。并理论联系实际提高和培养学生的创新能力，为后续课程的学习毕业设计。毕业后的工作打下基础。 2、设计方案论证 理想模拟乘法器具备的条件：1.r i1和r i2为无穷大；2.r o为零； 3. k值不随信号幅值而变化，且不随频率而变化； 4.当u X或u Y为零时u o为零，电路没有失调电压、噪声。 由乘法电路的输出电压正比于其两个输入电压的乘积，即 u o = u I1u I2 求对数，得： 再求指数，得： 所以可以利用对数电路、求和电路和指数电路，得到乘法运算电路，其方块图1为： 对数电路 对数电路 u I1 u I2 ln u I1 ln u I2 求和电路 ln u I1+ ln u I2 指数电路
u O = u I1u I2 图1 乘法运算电路方块图 2.1 Multisim介绍 Multisim是加拿大图像交互技术公司（Interactive Image Technoligics 简称IIT公司)推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。它的前身为 EWB（Electronics Workbench）软件。它以界面形象直观、操作方便、分析功能强大、易学易用等突出优点，早在20世纪90年代初就在我国得到迅速推广，并作为电子类专业课程教学和实验的一种辅助手段。21世纪初，EWB 5.0更新换代推出EWB 6.0，并更名为Multisim 2001；2003年升级为Multisim 7.0；2005年发布Multisim 8.0时其功能已十分强大，能胜任电路分析、模拟电路、数字电路、高频电路、RF电路、电力电子及自动控制原理等个方面的虚拟仿真，并提供多达18种基本分析方法。 工程师们可以使用Multisim交互式地搭建电路原理图，并对电路行为进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。2.1.1破解版Multisim7安装方法注：电脑第一次安装Multisim7，须安装两遍；第二次及以后安装均会将跳过第一遍步骤，直接从第二遍步骤开始。第一遍安装步骤：（1）双击Multisim7破解版文件夹/双击Electronics Workbench MULTISMv7.0文件夹/Setup/Next/ 接受协议/Next安装DAO3.5。（2）第一遍安装结束，问是否现在重起计算机？选择“NO”/Finish。第二遍安装步骤：（1）仍双击Electronics Workbench MULTISMv7.0文件夹下的Setup/Next/接受协议/在Serial栏输入任意密码，Next/要求第二次输入密
8位移位寄存器的电路设计与版图实现 摘要 电子设计自动化，缩写为EDA，主要是以计算机为主要工具，而Tanner EDA则是一种在计算机windows平台上完成集成电路设计的一种软件，基本包括S-Edit，T-Spice，W-Edit，L-Edit与LVS等子软件，其S-Edit以及L-Edit为常用软件，前者主要实现电路设计，后者主要针对的是已知电路的版图绘制，而T-Spice主要可实现电路图及版图的仿真，可以用Tanner EDA实现电路的设计布局以及版图实现等一系列完整过程。本文用Tanner EDA工具主要设计的是8位移位寄存器，移位寄存器主要是用来实现数据的并行和串行之间的转换以及对数据进行运算或专业处理的工具，主要结构构成是触发器，触发器是具有储存功能的，可以用来储存多进制代码，一般N 位寄存器就是由N个触发器构成，移位寄存器工作原理主要是数据在其脉冲的作用下实现左移或者右移的效果，输入输出的方式表现为串行及并行自由组合，本设计就是在Tanner EDA的软件平台上进行对8位移位寄存器的电路设计仿真，再根据电路图在专门的L-Edit 平台上完成此电路的版图实现，直至完成的结果和预期结果保持一致。 关键词：Tanner EDA；L-Edit；移位寄存器，S-Edit
8 bits shift register circuit design and layout Abstract Electronic design automation,referred to as EDA,it is based on computers as the main tool,and Tanner EDA is a kind of software that complete the integrated circuit design on Windows platforms.Its Sub-Softwares include S-Edit，T-Spice，W-Edit，L-Edit and LVS and so on.S-Edit and L-Edit are commonly used software,S-Edit is primarily designed to achieve circuit,the latter is aimed primarily known circuit layout drawing,T-Spice can achieve schematic and layout simulation.We can achieve layout of the circuit design and a series of complete process layout used Tanner EDA tools.In this paper, Tanner EDA tools are mainly designed an 8-bit shift register.The shift register is mainly used for data conversion between parallel and serial, and the data processing tool operation or professional,its main structure is the trigger composition,flip-flop is a storage function,it can be used to store more hexadecimal code,In general N-bits register is composed of N trigger.Working principle of the shift register data under the action of the pulse, mainly the effect of the shift to the left or right,input and output of the way of serial and parallel free combination.This design is in Tanner on the EDA software platform to 8 bits shift register circuit design and simulation,then according to the circuit diagram on special L - Edit platform to complete the circuit layout implementation,until the finish is consistent with the results and expected results. Keywords：Tanner EDA；L-Edit；Shift register，S-Edit
模拟乘法器的应用 ——乘积型混频器 学号：200800120228 姓名：辛义磊仪器编号：30 一、实验目的 1、掌握集成模拟乘法器的工作原理及其特点 2、进一步掌握集成模拟乘法器（MC1596/1496）实现振幅调制、同步检波、混频、倍频的电路调整与测试方法 二、实验仪器 低频信号发生器 高频信号发生器 频率计 稳压电源 万用表 示波器 三、实验原理与实验电路 集成模拟乘法器是继集成运算放大器后最通用的模拟集成电路之一，是一种多用途的线性集成电路。可用作宽带、抑制载波双边带平衡调制器，不需要耦合变压器或调谐电路，还可作为高性能的SSB乘法检波器、AM调制解调器、FM解调器、混频器、倍频器、鉴相器等，它与放大器相结合还可以完成许多数学运算，如乘法、除法、乘方、开放等。 MC1496的内部电路继引脚排列如图所示
MC1496型模拟乘法器只适用于频率较低的场合，一般工作在1MHz以下的频率。双差分对模拟乘法器MC1496/1596的差值输出电流为 MC1595是差值输出电流为 式中，错误！未找到引用源。为乘法器的乘法系数。 MC1496/1596使用时，VT 1至VT 6 的基极均需外加偏置电压。 实验电路 四、实验步骤
检查电路无误后接通电源，完成如下操作： 1、 当本振信号的频率为43 .4=L f MHz 、振幅为5 .0≤-p p V V ，输入信号的频率 为4 =C f MHz ，振幅为50 ≤-p p V mV 时，观察并测绘输入输出信号波形，记 录I L C f f f 、、。 2、当本振信号的频率为43.4=L f MHz 、振幅为5.0≤-p p V V ，输入信号的振幅为 50 ≤-p p V mV 时，改变输入信号频率C f （在3.9-4.1MHz 之间，每隔200kHz 测量 一次），测量输出信号的频率和幅度，记录在表格中，并由此计算带通滤波器的 通频带宽度。 f c 3.9MHz 4.0MHz 4.1MHz f 4.43 MHz 4.43 MHz 4.43 MHz v 500mV 500mV 500mV 3、保持两输入信号的频率及本振信号幅度不变，改变输入信号振幅V sm （峰峰值在40-100mV 之间变化）的大小，逐渐测量输入V sm 和中频输出V im 。将测量及计算结果填入表格中，并完成下列任务： ①计算混频增益A vc 。将混频电压增益A vc 定义为变频器中频输出电压幅值与输入信号幅值之比，以分贝表示为sm vc V V A Im lg 20= ②作出V sm 和V im 的关系曲线 V sm 40 mV 60 mV 80 mV 100mV V im 60mV 85mV 100mV 120mV 五、思考题
河南科技大学 课程设计说明书 课程名称 EDA技术与应用 题目移位寄存器的设计与实现 学院 班级 学生姓名 指导教师 日期
EDA技术课程设计任务书 班级：姓名：学号： 设计题目：移位寄存器的设计与实现 一、设计目的 进一步巩固理论知识，培养所学理论知识在实际中的应用能力；掌握EDA设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养VHDL编程、书写技术报告的能力。为以后进行工程实际问题的研究打下设计基础。 二、设计任务 根据计算机组成原理中移位寄存器的相关知识，利用VHDL语言设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。 三、设计要求 （1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。 （2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。 （3）学习按要求编写课程设计报告书，能正确阐述设计和实验结果。 （4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。 四、设计时间安排 查找相关资料（1天）、设计并绘制系统原理图（2天）、编写VHDL程序（2天）、调试（2天）、编写设计报告（2天）和答辩（1天）。 五、主要参考文献 [1] 江国强编著. EDA技术与实用(第三版). 北京：电子工业出版社，2011. [2] 曹昕燕，周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5 [3] 阎石主编.数字电子技术基础.北京：高等教育出版社，2003. [4] Mark Zwolinski. Digital System Design with VHDL.北京：电子工业出版社，2008 [5] Alan B. Marcovitz Introduction to logic Design.北京：电子工业出版社，2003 指导教师签字：年月日
模拟乘法器及其应用
摘要 模拟乘法器是一种普遍应用的非线性模拟集成电路。模拟乘法器能实现两个互不相关的模拟信号间的相乘功能。它不仅应用于模拟运算方面，而且广泛地应用于无线电广播、电视、通信、测量仪表、医疗仪器以及控制系统，进行模拟信号的变换及处理。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分立器件如二极管和三极管要简单的多，而且性能优越。 Analog multiplier is a kind of widely used nonlinear analog integrated multiplier can be achieved between two unrelated analog multiplication is not only applied in the simulation operation aspect, and widely used in radio, television, communications, measuring instruments, medical equipment and control system, the analog signal conversion and the high frequency electronic circuit, amplitude modulation, synchronous detection, mixing, frequency doubling, frequency, modulation and demodulation process, the same as can be seen as two signal multiplication or contain multiplication function is realized by using integrated analog multiplier than using discrete components such as diodes and transistors are much more simple, and superior performance.
8 位串入、并出移位寄存器 1. 概述 74HC164、74HCT164 是高速硅门 CMOS 器件，与低功耗肖特基型 TTL (LSTTL) 器件的引脚兼容。74HC164、74HCT164 是 8 位边沿触发式移位寄存器，串行输入数据，然后并行输出。数据通过两个输入端（DSA 或 DSB）之一串行输入；任一输入端可以用作高电平使能端，控制另一输入端的数据输入。两个输入端或者连接在一起，或者把不用的输入端接高电平，一定不要悬空。 时钟 (CP) 每次由低变高时，数据右移一位，输入到 Q0， Q0 是两个数据输入端（D SA 和 DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。 主复位 (MR) 输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。 2. 特性 ?门控串行数据输入 ?异步中央复位 ?符合JEDEC 标准no. 7A ?静电放电(ESD) 保护： ·HBM EIA/JESD22-A114-B 超过2000 V ·MM EIA/JESD22-A115-A 超过200 V 。 ?多种封装形式 ?额定从-40 °C 至+85 °C 和-40 °C 至+125 °C 。 3. 功能图 图 1. 逻辑符号
图 2. IEC 逻辑符号 图 3. 逻辑图 图 4. 功能图 4. 引脚信息
图 5. DIP14、SO14、SSOP14 和 TSSOP14 封装的引脚配置 引脚说明 74HC164中文资料(功能,真值表,引脚图及电气参数介绍) SN54HC164,/SN74HC164是8位移位寄存器，当其中一个（或二个）选通串行输入端的低电平禁止进入新数据，并把第一个触发器在下一个时钟脉冲来后复位到低电平时，门控串行输入端（A 和B）可完全控制输入数据。一个高电平输入后就使另一个输入端赋能，这个输入就决定了第一个触发器的状态。虽然不管时钟处于高电平或低电平时，串行输入端的数据都可以被改变，但只有满足建立条件的信息才能被输入。时钟控制发生在时钟输入由低电平到高电平的跃变上。为了减小传输线效应，所有输入端均采用二极管钳位。 https://www.doczj.com/doc/015968546.html,/info/cmos/0083928.html H=高电平（稳定态）L=低电平（稳定态）×=不定↑=从低电平转换到高电平 QA0…QH0=在稳定态输入条件建立前QA…QH 的相应电平 QAn…QHn=在最近的时钟输入条件（↑）建立前QA…QH 的相应电平，表示移位一位
实验课程名称：_高频电子线路
五．实验原理与电路设计仿真 1、集成模拟乘法器1496的内部结构 集成模拟乘法器是完成两个模拟量（电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分立器件如二极管和三极管要简单的多，而且性能优越。所以目前在无线通信、广播电视等方面应用较多。集成模拟乘法器的常见产品有BG314、F1595、F1596、MC1495、MC1496、LM1595、LM1596等。下面介绍MC1496集成模拟乘法器。 （1）MC1496的内部结构 MC1496 是目前常用的平衡调制/解调器。它的典型应用包括乘、除、平方、开方、倍频、调制、混频、检波、鉴相、鉴频、动态增益控制等。MC1496 的和内部电路与外部引脚图如图1(a)(b)所示。 (a)1496内部电路 (b)1496引脚图 图1 MC1496的内部电路及引脚图 它内部电路含有 8 个有源晶体管，引脚 8 与 10 接输入电压 VX、1与 4接另一输入电压VY，6 与12 接输出电压 VO。一个理想乘法器的输出为VO=KVXVY，而实际上输出存在着各种误差，其输出的关系为：VO=K（VX +VXOS）（VY+VYOS）+VZOX。为了得到好的精度，必须消除 VXOS、VYOS与 VZOX三项失调电压。引脚 2 与 3 之间需外接电阻，对差分放大器 T5与 T6产生交流负反馈，可调节乘法器的信号增益，扩展输入电压的线性动态范围。 各引脚功能如下： 1：SIG+ 信号输入正端 2: GADJ 增益调节端 3：GADJ 增益调节端 4: SIG- 信号输入负端 5：BIAS 偏置端 6: OUT+ 正电流输出端 7: NC 空脚 8: CAR+ 载波信号输入正端 9: NC 空脚 10: CAR- 载波信号输入负端11: NC 空脚 12: OUT- 负电流输出端 13: NC 空脚 14: V- 负电源 （2）Multisim建立MC1496电路模块 启动multisim11程序，Ctrl+N新建电路图文件，按照MC1496内部结构图，将元器件放到电子工作平台的电路窗口上，按住鼠标左键拖动，全部选中。被选择的电路部分由周围的方框标示，表示完成子电路的选择。为了能对子电路进行外部连接，需要对子电路添加输入/输出。单击Place / HB/SB Connecter 命令或使用Ctrl+I 快捷操作，屏幕上出现输入/输出符号，
目录 摘要 (1) 1 多功能双向移位寄存器 (2) 1.1 基本工作原理 (2) 1.2 基本实现方案 (2) 2 电路图设计 (4) 2.1 电路结构 (4) 2.2 真值表 (4) 3 Verilog描述8位双向移位寄存器 (6) 4 程序仿真 (8) 5 总结 (10) 参考文献 (11)
摘要 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中，使用硬件描述语言Verilog，在EDA工具QuartussII中，设计8位双向移位寄存器硬件电路，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。 关键字：Verilog QuartusII 移位寄存器
8位双向移位寄存器电路设计 1 多功能双向移位寄存器 1.1 基本工作原理 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。 为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品 又附加了并行输入、并行输出等功能。如图1所示是上述几种工作模式的简化示意图。 并行输入 并行输出 右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ） 0123 图1 多功能移位寄存器工作模式简图 1.2 基本实现方案 图2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方 案。图中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来源。当100S S ==时，选择该触发器本身输出的m Q ， 次态为1m n n m m Q D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时，m FF 存入1m FF -此前的逻辑值，即 1m 1n n m Q Q +-=，而1m +1n n m Q Q +=， 从而实现右移功能；类似地，当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入数据m DI ，其次 态1 n m m Q DI +=，从而完成并行数据的置入功能。上述四种操作概述于表1，此外，
HUNAN UNIVERSITY 工程训练报告 题目：基于模拟乘法器芯片MC1496 的调幅与检波电路设计与实现 学生姓名：秦雨晨 学生学号：20110803305 专业班级：通信工程1103
指导老师(签名): 二〇一四年九月十五日
目录 1 项目概述---------------------------------------------------------2 1.1引言---------------------------------------------------------2 1.1 项目简介----------------------------------------------------2 1.2 任务及要求--------------------------------------------------2 1.3 项目运行环境------------------------------------------------3 2 相关介绍--------------------------------------------------------3 3 项目实施过程----------------------------------------------------5 3.1 项目原理---------------------------------------------------5 3.2 项目设计内容------------------------------------------------9 3.2.1 调幅电路仿真--------------------------------------------9 3.2.2 检波电路仿真-------------------------------------------12 4 结果分析-------------------------------------------------------14 4.1调幅电路---------------------------------------------------14 4.2 检波电路---------------------------------------------------18 5 项目总结-------------------------------------------------------21 6 参考文献-------------------------------------------------------22 7 附录--------------------------------------------------------23
8位数码扫描显示电路设计 一、实验目的 学习硬件扫描显示电路的设计； 二、实验原理 动态数码扫描显示方式是利用了人眼的视觉暂留效应，把八个数码管按一定顺序进行点亮，当点亮的频率不大时，我们看到的是数码管一个个的点亮，然而，当点亮频率足够大时，我们看到的不再是一个一个的点亮，而是全部同时显示，与传统方式得到的视觉效果完全一样。因此我们只要给数码管这样一个扫描频率，那么就可以实现两个以上的数码管同时点亮。而这个频率我们可以通过一个计数器来产生，只要计数频率足够大，就可以实现我们的要求。事实上，因为数码管点亮不是瞬间就可以的，它也需要一定的时间，该时间与数码管的选择有关系。为了折中这一对矛盾，实验中一般可将计数频率选择在100Hz左右。 图示8位数码扫描显示电路，其中每个数码管的8 个段：h、g、f、e、d、c、b、a（h 是小数点）都分别连在一起，8 个数码管分别由8 个选通信号k1、k2、… k8 来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3 为高电平，其余选通信号为低电平，这时仅k3 对应的数码管显示来自段信号端的数据，而其它7 个数码管呈现关闭状态。根据这种电路状况，如果希望在8 个数码管显示希望的数据，就必须使得8 个选通信号k1、k2、… k8 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。 实验参考扫描显示程序中clk 是扫描时钟；SG 为7 段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT 是位选控制信号，接图5-2 中的8 个选通信号：k1、k2、… k8 。程序中CNT8 是一个3 位计数器，作扫描计数信号，由进程P2 生成；进程P3 是7 段译码查表输出程序，进程P1 是对8 个数码管选通的扫描程序，例如当CNT8 等于
课程设计任务书 题目集成电路模拟乘法器的应用 专业、班级学号姓名 主要内容、基本要求、主要参考资料等： 一．主要内容 用集成模拟乘法器MC1496设计调幅器和同步检波器二．基本要求 1：电源电压12v 集成模拟乘法器 MC1496 载波频率 f c=5MHZ 调制信号频率 fΩ=1KHZ 2：完成课程设计说明书，说明书应含有课程设计任务书，设计原理说明，设计原理图，要求字迹工整，叙述清楚，图纸齐备。 3：设计时间为一周。 三．主要参考资料 1:李银华电子线路设计指导北京航天航空大学出版社2005.6 2:谢自美电子线路设计·实验·测试华中科技大学出版社2003.10 3:张肃文高频电子线路高等教育出版社2004.11 完成期限： 指导教师签名： 课程负责人签名： 年月日 目录
第一章mc1496的介绍 第一节模拟乘法器的内部结构及原理 (4) 第二节 mc1496的引脚图及其功能 (5) 第三节 mc1496的内部结构及原理 (6) 第二章 mc1496构成调幅器 第一节调幅器的基本介绍 (10) 第二节振幅调制器的原理图 (12) 第三节振幅调制器的数据说明 (14) 第三章 mc1496构成同步检波器 第一节同步检波器的基本介绍 (14) 第二节振幅同步检波器的原理图 (15) 第三节振幅同步检波器的数据说明 (16) 第四章设计体会 (18) 主要参考文献 振幅调制器的原理图 振幅同步检波器的原理图
摘要 集成模拟乘法器是完成两个模拟量（电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。集成模拟乘法器MC1496是目前常用的平衡调制/解调器。它的典型应用包括乘、除、平方、开方、倍频、调制、混频、检波、鉴相、鉴频、动态增益控制等。 调幅就是用低频调制信号去控制高频振荡（载波）的幅度，使高频振荡的振幅按调制信号的规律变化。把调制信号和载波同时加到一个非线性元件上经过非线性变换电路，产生新的频率成分，再利用一定带宽的谐振回路选出所需的频率成分就可实现调幅。调制器主要由三部分构成：高频振荡器（产生5MH的正弦信号）、正弦RL信号发生器（产生1KH 的正弦信号）、mc1496构成的振幅调制部分。 检波是从调幅波中取出低频信号的解调过程。它主要也由三部分组成：形成本地载波信号、mc1496构成的同步检波部分，LC二阶低通滤波器。我们可用框图概括调制——解调的过程：
目录 1多功能双向移位寄存器 (1) 1.1基本工作原理 (1) 1.2 基本实现方案 (1) 2电路图设计 (2) 2.1 电路结构 (2) 2.2真值表 (3) 3移位寄存器的Verilog建模 (3) 3.1Verilog建模基础 (4) 3.2 8位双向移位寄存器Verilog描述 (5) 4程序仿真 (6) 5心得体会 (8) 参考文献 (10) 附录 (11)
摘要 使用硬件描述语言Verilog，在EDA工具QuartussII中，对8位双向移位寄存器进行行为级描述，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。通过本基本设计熟悉QuartusII环境下的硬件描述操作流程，掌握基本的Verilog语法与编写风格。 关键字：Verilog QuartusII 移位寄存器
设计8位双向移位寄存器电路 1多功能双向移位寄存器 1.1基本工作原理 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并 行/串行的转换、数值运算以及其他数据处理功能。但有时候需要对移位寄存器的数据流向加以控制，实现数据的双向移动，其中一个方向称为右移，另一个方向称为左移，这种移位寄存器就称为双向移位寄存器。 根据国家标准规定，逻辑图中的最低有效位(LSB)到最高有效位(MSB)的电路排列顺序应 从上到下，从左到右。因此定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。 为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品又附加了 并行输入、并行输出等功能。下图所示是上述几种工作模式的简化示意图。 并行输入 并行输出 右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ） 0123 图1-1 多功能移位寄存器工作模式简图 1.2 基本实现方案 图1-2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方案。图 中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来 源。当100S S ==时，选择该触发器本身输出的m Q ，次态为1m n n m m Q D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时， m FF 存入1m FF -此前的逻辑值，即1m 1n n m Q Q +-=，而1m+1n n m Q Q +=，从而实现右移功能；类似地， 当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入
沈阳大学科技工程学院 模拟乘法器 1.课程设计目的 随着电子技术的发展，集成模拟乘法器应用也越来越广泛，它不仅应用于模拟量的运算，还广泛应用于通信、测量仪表、自动控制等科学技术领域。 在本次课程设计实验中，通过对高频电子线路的振幅调制与解调，模拟乘法器的学习设计出由双差分对乘法器为主构成的乘法器常规调幅电路，通过对电路的设计，参数的确定，设计出了方案，按照设计的电路图在Multisim 仿真软件中画出具体的仿真电路图并进行了调试，观察实验结果并与课题要求的性能指标做了对比，最后对实验结果经行了分析总结。 2.设计方案论证 2.1 乘法器常规调幅的设计作用 随着电子技术的发展，集成模拟乘法器应用也越来越广泛，它不仅应用于模拟量的运算，还广泛应用于通信、测量仪表、自动控制等科学技术领域。用集成模拟乘法器可以构成性能优良的调幅和解调电路，其电路元件参数通常采用器件典型应用参数值。作调幅时，高频信号加到输入端，低频信号加到Y 输入端；作解调时，同步信号加到X 输入端，已调信号加到Y 输入端。调试时，首先检查器件各管脚直流电位应符合要求，其次调节调零电路，使电路达到平衡。集成模拟乘法器是实现两个模拟信号相乘的器件，它广泛用于乘法、除法、乘方和开方等模拟运算，同时也广泛用于信息传输系统作为调幅、解调、混频、鉴相和自动增益控制电路，是一种通用性很强的非线性电子器件，目前已有多种形式、多品种的单片集成电路，同时它也是现代一些专用模拟集成系统中的重要单元。 2.2乘法器常规调幅设计 调制就是指携带有用信息的调制信号去控制高频载波信号解调是调制的逆过程，将有用的低频信号从高频载波中还原出来。调幅过程是非线性变换的过程。 普通调幅是用需传送的信息(调制信号))(t u Ω去控制高频载波)(t u c 的振幅，使其随调制信号)(t u Ω的规律而变化。 调幅时，载波的频率和相位不变，而振幅将随调制信号线性变化。若载波信号为 t U t u c cm c ωcos )(=，调制信号为)(t u Ω。则普通调幅波的振幅为： )()(t u k U t U a cm cm Ω+=
74HC595 74HC595 74HC595是硅结构的CMOS器件，兼容低电压TTL电路，遵守JEDEC标准。74HC595是具有8位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp的上升沿输入，在STcp的上升沿进入的存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。 特点 8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态 输出寄存器可以直接清除 100MHz的移位频率 输出能力 并行输出，总线驱动；串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 参考数据
CPD决定动态的能耗， PD＝CPD×VCC×f1+∑(CL×VCC2×f0) F1＝输入频率，CL＝输出电容 f0＝输出频率（MHz） Vcc=电源电压 引脚说明 符号引脚描述 Q0…Q7 15， 1， 7 并行数据输出 GND 8 地 Q7’ 9 串行数据输出 MR 10 主复位（低电平） SHCP 11 移位寄存器时钟输入 STCP 12 存储寄存器时钟输入 OE 13 输出有效（低电平） DS 14 串行数据输入 VCC 16 电源 功能表 输入输出功能 SHCP STCP OE MR DS Q7’ Qn × × L ↓ × L NC MR为低电平时仅仅影响移位寄存器 × ↑ L L × L L 空移位寄存器到输出寄存器 × × H L × L Z 清空移位寄存器，并行输出为高阻状态 ↑ × L H H Q6 NC 逻辑高电平移入移位寄存器状态0，包含所有的移位寄存器状态移入，例如，以前的状态6（内部Q6”）出现在串行输出位。 × ↑ L H × NC Qn’ 移位寄存器的内容到达保持寄存器并从并口输出 ↑ ↑ L H × Q6’ Qn’ 移位寄存器内容移入，先前的移位寄存器的内容到达保持寄存器并出。 注释 H＝高电平状态 L＝低电平状态 ↑＝上升沿 ↓＝下降沿 Z＝高阻 NC＝无变化 ×＝无效
四川大学锦江学院EDA实验 学号：080611044 班级：08电工1班 姓名：杨洁
摘要 EDA作为电子工程领域的一个新领域，极大的提高了电子系统设计的效率和可靠性，本次设计是利用VHDL语言仿真设计具有八位并行输入串行输出功能的寄存器。 关键词：EDA，VHDL，并行输入串行输出 目录 (一)选题 (3) (二)芯片设计要求………………………………………… .(3). (三)引脚定义 (3) (四)VHDL源程序设计过程 (3) (五)设计的调试过程 (5) (六)心得体会 (6) (七)参考资料 (6) (八)附录 (7)
（一）选题：带清零的8位并行输入串行输出移位寄存器 并行与串行通信各有特点，并行速度相对较快，但成本较串行高，在一个系统中有些模块对速度要求高，相对而言有的对速度并没有过高的期望。所以在一个系统可以进行串并或并串变换。在此仅以八位并串变换为例 （二）芯片设计要求 引脚：八个并行输入端口 一个输出端口 时钟信号控制引脚时钟信号禁止端移位装载控制复位功能：数据并行的输入，串行的输出实现所谓的并串变化 （三）引脚定义 输入引脚：a,b,c,d,e,f,g,h 8位并行输入信号 se 串行输入信号 输出引脚：q 串行输出信号 控制引脚：clk 时钟信号 fe 时钟信号禁止端 s1 移位装载控制端 reset 复位信号 控制信号功能表 （四）VHDL源程序设计过程 包括三个部分，即库和程序包调用、实体部分、结构体部分 程序包调用：LIBRARY ieee;
use ieee.std_logic_1164.all; 实体部分一般格式： entity 实体名is 类型参数说明 端口说明 end 实体名 注意：实体名与保存的源文件名相同 结构体部分一般格式： Architecture 结构体名of 实体名is 定义语句 Begin 并行处理语句 End结构体名 （五）设计的调试过程 1．创建工程准备工作 新建一个文件夹（文件名不要用汉字） 输入源程序代码（保存为”实体名.vhd”） 文件存盘 2. 创建工程 打开源程序; 设置为当前工程File->Project->Set Project to Current File 3. 编译前设置 选择FPGA芯片Assign->Device